5纳米制程技术挑战重重 成本之高超乎想象

2016-02-27 05:57:58来源: 中国电子报
    半导体业自28纳米进步到22/20纳米,受193i光刻机所限,必须采用两次图形曝光技术(DP)。再进一步发展至16/14纳米时,大多采用finFET技术。如今finFET技术也一代一代升级,加上193i的光学技术延伸,采用SADP、SAQP等,所以未来到10纳米甚至7纳米时,基本上可以使用同样的设备,似乎己无悬念,只是芯片的制造成本会迅速增加。然而到5纳米时肯定是个坎,因为如果EUV不能准备好,就要被迫采用五次图形曝光技术(FP),这已引起全球业界的关注。

而对于更先进5纳米生产线来说,至今业界尚无关于它的投资估计。但是根据16/14纳米的经验,以每1000硅片需要1.5亿至1.6亿美元计,推测未来的5纳米制程,因为可能要用到EUV光刻,每台设备需约1亿美元,因此它的投资肯定会大大超过之前。所以未来建设一条芯片生产线需要100亿美元是完全有可能的。

生产线的量产是个系统工程,需要材料、设备、晶体管结构、EDA工具等与之配套,对于半导体业是个更大的挑战。

新的晶体管型式,加上掩膜、图形、材料、工艺控制及互连等一系列问题,将导致未来半导体业将面临许多的困难。

在近期的会议上,Intel发布的一份报告引起了业界关注,并进一步推动业界开始思考未来先进工艺制程的发展方向。

Intel公司提出的下一代晶体管结构是纳米线FET,这是一种晶体管的一面让包围的finFET。Intel的纳米线FET有时被称为环栅FET,并己被国际工艺路线图ITRS定义为可实现5纳米的工艺技术。

如果Intel不是走在前列,也就不可能提供其5纳米进展的讯息。该报告似乎传递出一个信号,5纳米可能有希望实现,或者已经在其工艺路线图中采用了新的晶体管结构。

在5纳米的竞争中,台积电也不甘落后,其共同执行长Mark Liu近期也表示,己经开始对5纳米的研发,并有望在7纳米之后两年推出。全球其他先进制程制造商也都在关注5纳米。

不用怀疑,芯片制造商只看到采用如今的finFET技术有可能延伸至7纳米,至于5纳米尚不清楚,或者有可能最终并不能实现。实际上,在5纳米时,的确有许多技术上的挑战,导致成本之高,让人们无法预计。

但是如果假设5纳米出现在某个时刻,那么产业界将面临众多的难题。应用材料公司先进图形技术部副总裁Mehdi Vaez-ravani认为,这其中每一项都是挑战,有物理和灵敏度的要求,也有新材料方面的需求,其中晶体管的结构必须改变。

如果产业真的迈向5纳米,将面临什么样的挑战?美国半导体工程(Semiconductor Engineering)为了推动进步,从众多挑战中汇总了以下几个方面。


Lam Research全球产品部首席技术官泮阳(Yang Pan)认为,在通向5纳米时,功能与成本是无法躲避的最大挑战,所以要引入新的技术与材料。

晶体管结构

在finFET或者纳米线FET之间选择谁会胜利还为时尚早,业界正试图寻求更多的解决方案。

首先芯片制造商必须要做一些困难的决定,其中之一就是必须选择在5纳米时晶体管的结构,如今有两种可供选择,finFET或者纳米线FET。

格罗方德先进器件架构总监及院士Srinivasa Banna认为,对于5纳米,finFET是一种选择。显然其从产业角度希望尽可能延伸finFET技术。众所周知,产业界为了finFET的生态链己经投了许多钱,因此从投资回报率角度上,希望finFET技术能用得更久。

然而缩小finFET技术至5纳米是个挑战,因为在5纳米finFET时,预计鳍的宽度是5纳米,而实际上这种结构己经达到理论极限。

Banna说,这也是芯片制造商正在开发纳米线FET的原因。纳米线有很好的静电优势(CMOS有静电击穿问题),但是也带来许多问题,如纳米线的器件宽度及器件能有多大的驱动电流,这些业界都在摸索之中。

三星先进逻辑实验室高级副总裁Rodder认为,直到今天,对于5纳米来说,在finFET或者纳米线FET之间选择谁会是胜利者还为时尚早,因为业界正试图寻求更多的解决方案。

掩膜制造

掩膜的类型将由光刻工艺是采用光学光刻还是EUV来决定。掩膜的写入时间是最大的挑战。

在芯片制造工艺流程中,掩膜制造是首步工艺之一。过去是光刻技术来决定掩膜的型式及规格。而到5纳米时,掩膜的类型将由光刻工艺是采用光学光刻还是EUV来决定。

做5纳米的光学掩膜是令人害怕的,同样EUV的掩膜也十分困难。D2S首席执行官Aki Fujimura认为,EUV掩膜在很多方面与193i掩膜不一样。因为它有很大的改变,对于每个产品的特性或者功能,在供应链中会产生很大影响,其中包括光刻胶、掩膜及中间掩膜,也涉及制造设备,如采用电子束写入设备以及软件。

尽管EUV掩膜在有些方面已取得进展,但是还远远不够,其中空白掩膜的检查是个难点。至今EUV掩膜及中间掩膜的相关问题仍有待解决。

在5纳米时,掩膜的写入时间是最大的挑战。因为今天的单电子束写入设备在做复杂图形时的出货不够快,费时太久。

目前有两个公司在致力于解决掩膜写入问题,一个是IMS/JEOL duo,另一个是Nuflare,它们正采用新型的多束电子束写入技术,目标都是为了缩短写入时间,有望在2016年发货。

从己经出炉的报告来看,由于技术原因,设备的研发用了比预期长得多的时间。D2S的Fujimura说,任何突破性的创新技术从研发到成功,再达到量产水平,都是如此。

图形

真正的关键层(critical layers)才需要采用EUV,未来combined混合模式光刻是趋势。

掩膜完成之后,将在生产线中使用。掩膜放在光刻机中,然后通过掩膜的投影光线把图形留在硅片的光刻胶上面。

理论上看,EUV的光刻工艺相对简单,可以节省成本。但是即便EUV在7纳米或者5纳米时准备好,从芯片制造商角度尚离不开多次图形曝光技术。因为真正的关键层(critical layers)才需要采用EUV,所以未来combined混合模式光刻是趋势。

在5纳米时,图形的形成是很大的挑战。为此芯片制造商希望EUV光刻能在7纳米或者5纳米时准备好。然而目前EUV光刻机尚未真正达到量产水平,其光源功率、光刻胶以及掩膜的供应链尚未完善。

如果EUV光刻在7纳米或者5纳米时不能达到量产要求,芯片制造商会面临窘境。尽管193i光刻有可能延伸至7纳米及以下,但是芯片制造成本的上升可能让人无法接受。

在5纳米时,采用EUV肯定比193i方法便宜,但是由于EUV光刻供应链大的改变,必须在整个工艺制造中新建供应链,其代价也高得惊人,全球只有极少数公司能承受。

Mentor Graphics经理David Abercrombie认为,在5纳米时,芯片制造商可能会采用不协调的混合策略,EUV的到来并不表示多次图形曝光技术的结束。在5纳米时,即便EUV己准备好,也非常有可能根据线宽的不同要求采用混用模式,即分别有193i单次及多次图形曝光,单次EUV及EUV也很有可能要采用多次图形曝光技术。

这一切都由不同的工艺尺寸来决定,对于那些简单、大尺寸的光刻层会采用193i单次图形曝光。相信至少两次图形曝光193i 2LE比单次EUV光刻要省钱,在三次图形曝光技术193i 3LE中对于有些层非常可能会更省钱,自对准的两次图形曝光(SADP)也比单次EUV光刻便宜。只有到4LE 或者5LE时,EUV才有优势。所以对应于不同尺寸的光刻层要采用相应的方法,EUV光刻有可能作为自对准的四次图形曝光技术(SAQP)的替代品。

当EUV延伸至7纳米以下时,作为一种提高光刻机放大倍率的方法,需要大数值孔径的镜头(NA),为此ASML已经开发了一种变形镜头。它的两轴EUV镜头在扫描模式下能支持8倍放大,而在其他模式下也有4倍,因此NA要达0.5至0.6。

由此带来的问题是EUV光刻机的吞吐量矛盾,它的曝光硅片仅为全场尺寸的一半,与今天EUV光刻机能进行全场尺寸的曝光不一样。

Mentor的Abercrombie说,问题摆在眼前,假设EUV错失5纳米机会,或者技术最终失败,要如何完成5纳米?业界只能综合采用更严格的设计规则及更复杂的多次图形曝光技术。非常可能是五次图形曝光技术5LE、把多次图形曝光技术的线宽再次分半的自对准的四次图形光刻技术(SAQP),因此工艺之中会有更多的图形需要采用多次图形曝光技术,无疑将导致成本及工艺循环周期的增加。
晶体管材料

到5纳米时,需要一个更有潜力的晶体管形式,包括能使电子或者空穴迁移率更快的新沟道材料等。

另一个因素是晶体管的形成。目前芯片制造商在16nm/14nm包括10nm时都采用finFET结构,但是也到了转折阶段。

纳米线FET的晶体管结构的许多工艺步骤与finFET一样。在纳米线FET中,纳米线从源穿过栅层一直到漏。开初的纳米线FET可能由三个堆叠线组成。

Lam的泮认为,到5纳米时,需要一个更有潜力的晶体管形式,包括能使电子或者空穴迁移率更快的新沟道材料等。为了降低器件的功耗及提高它的频率而采用的新技术,必须能减少接触电阻及寄生电容。

以Intel提出的纳米线FET为例。在实验室中,他们试验了相比硅材料更优的多种不同的沟道材料。如为了增大驱动电流,采用锗的沟道材料,用在NMOS及PMOS晶体管中都是不错的。同样为了减少电容及降低功耗,可以把锗材料用在PMOS中,以及把III-V族材料用在NMOS中。

互连

每个工艺节点上的问题都在不断升级,业界正在开发不同的材料来解决互连问题。

互连的问题是什么?应用材料公司的策略计划部资深总监Micheal Chudzik说,III-V族、富锗及纯锗都有禁带宽度的问题,如漏电流变大。锗与III-V族材料在栅堆结构中有可靠性问题,至今未解决。

晶体管制成后,下面是后道工艺,引线互连是器件所必须的。由于采用通孔技术,器件的引线之间非常靠近,会由于电阻电容的RC振荡而导致芯片的延迟。

每个工艺节点上的问题都在不断升级,业界正在开发不同的材料来解决互连问题,但是当在7纳米及以下时,目前尚无更好的解决办法。

IMEC工艺技术和逻辑器件研发部副总裁Aaron Thean说,未来最大的改变是在后道工艺中也需要采用多次图形曝光技术,因此后道的成本将像火箭一样上升。这表明,在推动下一代工艺节点时,成本变成每个人必须面对的问题。

除非在后道工艺中有大的突破,否则在5纳米时问题将越来越复杂。越来越多的层级需要采用多次图形曝光技术,原先认为相对简单的后道工艺也很难应对。

工艺控制

产业界开始采用多朿电子束检查设备,但是此项技术可能到2020年时也准备不好。

芯片制造工艺流程中有许多工艺检查点,未来会不会是挑战?光学检验在生产线中仍是主力军,但是在20纳米及以下时,缺陷检测开始有困难。使用电子束技术能检测微小缺陷,然而受目前的技术限制,速度太慢。为了解决这些问题,产业界开始采用多朿电子束检查设备,但是此项技术可能到2020年时也准备不好。

那么7纳米与5纳米的解决方案在哪里?Vaez-Iravani说,实际上未来生产线中光学与电子束两种检查设备都必须准备好。
工艺检测也是需要面对的问题。在一条生产线中检测点有许许多多,也不可能由一种设备全部解决,芯片制造商必须使用多种不同的检测设备。KLA-Tencor图形市场部副总裁Ady Levy说,当IC设计由一个工艺节点向下一个迈进时,计量检测设备同样面临挑战。不管是光学或是电子束设备,都必须考虑它的信号与噪声比、测量精度、使用是否方便,以及在量产中是否有它的价值与地位。

Lam的泮说,还有挑战在等着我们。由于表面的散射效应、高线和通孔及更大的变异等,将推动业界采用低电阻率金属层,同时开发工艺解决方案要求更严的工艺控制。采用下一代光刻EUV或者延伸多次图形曝光技术等,以及下一代器件实现经济性的量产,都需要有更严的工艺控制,以实现可接受的成品率,当然还包括面对成本的挑战。

关键字:5纳米  制程技术

编辑:北极风 引用地址:http://www.eeworld.com.cn/xfdz/article_2016022751739.html
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