英特尔为什么牛——后栅极工艺浅谈

2013-11-18 09:38:15来源: cnBeta

    很多人知道28nm制程比40纳米先进,耗电更低、发热更少、集成的晶体管更多。更进一步,不少人还知道HKMG(high-k绝缘层+金属极)是实现更先进制程的必备技术。但了解HKMG的两种工艺——前栅极/后栅极的人就很少了吧。HKMG的这两种工艺对芯片性能/功耗的影响,同样十分巨大。

    为了让大家对芯片制造工艺好坏有一个全面认识,先普及下几个重要的概念。

    线宽

    28nm和40nm指的是芯片上晶体管和晶体管之间导线连线的宽度。半导体业界习惯用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。线宽越小,晶体管也越小,让晶体管工作需要的电压和电流就越低,晶体管开关的速度也就越快,这样新工艺的晶体管就可以工作在更高的频率下,随之而来的就是芯片性能的提升。简而言之就是,线宽越小,芯片更省电的同时,性能还会提高。

    晶体管栅极

    我们通过所说的芯片上的晶体管,是指金属氧化物半导体场效应管(简称:金氧半场效晶体管,MOSFET),有栅极(gate)、漏极(drain)、源极(source)三个端。

    其中缩小栅极面积让晶体管尺寸变小,是工艺进化的关键。HKMG指的就是金属栅极/高介电常数绝缘层(High-k)栅结构,相对于传统的poly/SiON多晶硅氮氧化硅,下面的图表可以直观地展示它们的不同。

    阻碍传统的poly/SiON栅极面积做小的原因,是下方的氧化物绝缘层(主要材料是二氧化硅,不过有些新的高级制程已经可以使用如氮氧化硅silicon oxynitride, SiON做为氧化层之用)的厚度是不能无限缩小的。栅极氧化层随着晶体管尺寸变小而越来越薄,目前主流的半导体制程中,甚至已经做出厚度仅有1.2纳米的栅极氧化层,大约等于5个原子叠在一起的厚度而已。在这种尺度下,所有的物理现象都在量子力学所规范的世界内,例如电子的穿隧效应。因为穿隧效应,有些电子有机会越过氧化层所形成的位能障壁(potential barrier)而产生漏电流,这也是今日集成电路芯片功耗的来源之一。为了解决这个问题,有一些介电常数比二氧化硅更高的物质被用在栅极氧化层中。

    high-k工艺就是使用高介电常数的物质替代SiO2作为栅介电层。intel采用的HfO2介电常数为25,相比SiO2的4高了6倍左右,所以同样电压同样电场强度,介电层厚度可以大6倍,这样就大大减小了栅泄漏。后来,intel在 45nm 启用了 high-k ,其他企业则已在或将在 32nm/28nm 阶段启用 high-k 技术。high-k技术不仅能够大幅减小栅极的漏电量,还能有效降低栅极电容。这样晶体管的关键尺寸便能得到进一步的缩小,而管子的驱动能力也能得到有效的改善。

    简而言之,与poly/SiOn相比,使用HKMG栅极,晶体管能做的更小,漏电也更少。目前同制程下,HKMG比poly/SiON耗能低30-35%,所以理论上,32nm的HKMG耗能差不多等同于22.5-24nm的poly/SiON。

    前栅极/后栅极

    前面我们论证了HKMG相对于poly/SiON的优势,但很少人知道,即使同样是HKMG栅极,如果采用不同的制造工艺——前栅极(gate-first)/后栅极(gate-last),芯片表现是不一样的。
煮机上一篇文章已经说过,前栅极工艺制作HKMG,用来制作high-k绝缘层和制作金属栅极的材料必须经受漏源极退火工步的高温,会导致晶体管Vt门限电压上升,这样会影响管子的性能。具体表现,就是当处理器运算的频率高的时候,功耗就会很大。

    所以,在高性能/低功耗方面,使用后栅极工艺HKMG栅极的芯片较好。

    好了,我们花了很长的篇幅给大家讲解了HKMG栅极相对于poly/SiON栅极的优势,以及后栅极工艺HKMG为什么比前栅极工艺HKMG更好,下一篇文章(具体产品情况,待续)将是重头戏了。

关键字:英特尔  后栅极工艺

编辑:冯超 引用地址:http://www.eeworld.com.cn/xfdz/2013/1118/article_27867.html
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