EDA环境衔接量测软体 电子产品开发周期大幅缩短

2013-06-24 09:56:03来源: 新电子
    消费性电子产品汰换周期愈来愈短,且功能复杂度不断提高,使得系统研发人员面临缩短产品开发时间的严峻挑战。所幸,现今自动化测试系统已开始导入开放式FPGA,将有助EDA开发环境与量测软体的整合,让工程师可同时进行系统设计与测试,加快研发时程。

目前测试工程师所面临的最大挑战之一,即是个人观念局限于目前的技术中而停滞不前,因此,本文特别提供技术趋势的相关知识,针对测试与量测产业,探讨足以影响整个产业的重要技术与方法。

设计与测试并行为大势所趋

对目前的研发单位来说,缩短产品开发周期几乎是首要任务,特别是汽车与航太产业。要缩短开发时间的方法之一,就是同时进行设计与测试,这样的产品开发模式常以「V-diagram」模型(图1)表示。这些产业的最终产品,往往形成高复杂度「系统中的系统」;而V-diagram左边为「设计」,右边则为「测试」,其背后的概念,就是在开发出完整系统之前,先初步测试、检验子系统以达更高效率。只要是需要高度监控环境的产业,就常见到如V-diagram的同步设计/测试方法,而且目前已有其他类型的装置或产业逐步采用相关实例。以半导体和消费性电子产业为例,其「短暂的产品使用周期」与「不断提高的产品复杂度」特性,都是缩短产品开发时间的瓶颈。  


图1    V-diagram产品开发模型
根据2009年麦肯锡(McKinsey)针对半导体产业设计的问卷研究结果,半导体产业「产品生命周期」几乎是汽车产业的三分之一而已。另一份麦肯锡问卷研究亦指出,半导体新产品设计的平均开发时间约为19个月,因此,研究人员归纳出「研发完整度(R&D Excellence)」为加速开发时程的主要关键。  

基于商业需求,产品开发过程必须更重视研发完整度,因此电子产业已愈来愈趋向设计与测试并行。要强化此实例的主要方式,就是提高电子设计自动化(EDA)模拟软体与测试软体之间的连结。  

提高EDA/测试软体连结

若要了解模拟软体在产品设计流程中的角色,必须先了解软体在产品开发的「设计」与「测试」阶段有何作用。在初始的设计/模拟期间,EDA软体可针对模拟产品的物理或电子行为(Electrical Behavior)建立模型(图2)。EDA软体基本上属于公用程式,即根据一系列的输入,透过数学模型而呈现受测物(DUT)的输出,再将相关度量结果提供予设计工程师。  


图2    软体于产品开发阶段所扮演的角色
在开发产品的检验/认证阶段,软体使用条件仅有些许不同,主要是能自动量测实际的原型即可。但检验/认证阶段所需的量测演算法,亦与EDA软体工具所使用的演算法相同,这点则和设计/模拟阶段类似。  

目前EDA软体正在发展中的功能,就是要于EDA环境与测试软体之间,提高软体连结功能的层级。更进一步解释,这种连结功能就是要让现有的EDA软体环境可驱动量测软体,并且量测自动化环境可自动连结EDA设计环境。  

衔接设计与测试软体环境的优点之一,即于设计程序的初期,软体即可提供更丰富的量测演算法。工程师不仅可于设计初期进一步了解自己的设计,其模拟作业亦能整合检验/认证程序所取得的资料。第二项优点,则是让测试工程师在设计程序中,即可加速开发有用的测试程式码,以利缩短复杂产品的上市时间。  

透过EDA软体进行量测 产品设计周期大幅缩短

EDA与测试软体连结而改善设计程序的方法,就是提供更丰富的量测功能。基本上,EDA工具将透过行为模式(Behavioral Model)预测全新设计的行为。可惜的是,固定模式的设计均是透过量测准则进行检验,与检验最终产品所用的量测准则大不相同,因此难以整合已模拟与已量测的资料。目前业界正朝向「从设计到测试共用单一工具链」的一条鞭方法,让工程师可尽早将量测作业带入设计流程。  

明导国际(Mentor Graphics)副总裁兼系统层级工程部门经理Serge Leef表示,在衔接EDA工具与测试软体之后,工程师可于产品开发期间同时设计测试工作台,并于设计程序中尽早获得测试报告。由于工程师能同时进行开发与测试结果,而不是像以前必须依序完成作业,因此能大幅缩短设计周期。  

先以行动电话的多重模式射频(RF)功率放大器(PA)为例,此类元件的传统设计方式,即使用如AWR Microwave Office的RF EDA工具。透过EDA环境,工程师可透过模拟作业而取得RF特性参数,如效率、增益、1dB压缩点(Compression Point)等,但最终产品所必须满足的RF量测准则,却又是专为行动电话标准(如全球行动通讯系统/增强数据率演进(GSM/EDGE)、宽频分码多工(WCDMA)、长程演进计划(LTE))所建立。  

在此之前,因为量测复杂度的不同,往往须实际量测DUT,才能透过衡量标准(如LTE错误向量幅度(EVM)与邻近通道泄漏比(ACLR))的「标准规格」而取得量测资料。但现在由于EDA软体与自动化软体可衔接,让工程师可于模拟装置上建构EDA环境,进而使用完整的量测演算法。也因为如此,工程师在设计初期即可找出复杂产品或系统相关的问题,亦等于缩短设计时间。  

行为模型助力 设计/量测同时进行

在整合设计与测试实例的第二个趋势,就是利用EDA所产生的行为模型,加速开发产品检验/认证,并制作测试软体。在此之前,让产品设计程序效率低落的原因之一,就是特定产品的测试程式码开发缓慢,甚至要等到首次测试实体原型之后。不论是特性描述或生产测试程式码,若要能加快开发程序,最好透过软体制作既定设计的原型并直接做为DUT。透过此方式,工程师将可以于产品设计期间同时,开发特性描述与生产测试软体,进而加速上市时间。  

以美敦力(Medtronic)为例,该公司最近就针对心率调节器开发而选用此设计方式。美敦力透过特殊设计的新软体套件衔接EDA环境与量测软体,连接软体环境之后,工程师可于制作实际硬体之前就开发出测试工作台,而透过此设计方式而达到的平行机制,让工程师能因此加速产品上市时间。  

在提升工程设计完整度的过程中,整合「设计实例」与「测试实例」的重要度将愈来愈被突显。由于EDA与量测软体间愈来愈紧密,工程师将能于未来数年之内更有效利用EDA软体,以取得更完整的模拟作业,并让EDA模拟功能强化检验与生产测试的程序。  


FPGA启动下世代量测仪器革命
过去20多年来,「微处理器架构、可由使用者设计程式的量测演算法」已成主流概念,让测试系统可迅速接受不断变动的客制化测试需求。此方法亦即所谓的虚拟仪控,且供应商亦继续设法设计其他仪器优势--更高效能、提高客制化程度、更广泛采用现成技术、降低测试系统成本等。 

如果说微处理器带动虚拟仪控的革命,那么现场可编程闸阵列(FPGA)就又启动了下个阶段。FPGA用于仪器之中已有数年,举例来说,目前高频宽示波器虽可搜集大量资料,但使用者并无法迅速分析所有资料。这些装置上的硬体定义演算法一般均建置于FPGA,以执行资料分析与缩减(平均、触发、波形数学)、运算统计(平均值、标准差、最大值、最小值)、处理资料以利显示,最后为使用者呈现有意义的结果。这些功能虽然确有其价值,但却无法突显FPGA潜在功能,在大部分条件下,使用者并无法将客制化量测演算法部署至FPGA。 

量测硬体上的开放式FPGA,可为仅有处理器的系统提供多项优势。基于FPGA的强大运算功能,将可达到更高的测试传输率与更广的测试范围,进而缩短测试时间并降低投资成本。微处理器所无法达到的测试作业,亦可透过FPGA的低延迟特性而建置。FPGA既有的平行机制,可达到真正的多执行序测试,甚至超越多核心处理器。在即时测试的硬体排序与待测物控制程序中,FPGA更扮演关键角色。 

由产业研究公司Frost & Sullivan所发表的2011年模组化仪控市场研究指出,由Altera与赛灵思(Xilinx)等公司对FPGA功能的提升,将对测试与量测应用影响深远,对需要高精确度与快速处理功能的客户而言尤为如此,目前市场上有愈来愈多的开放式FPGA产品。 

虽然市面上已有许多硬体可供选择,但大多数的量测演算法都是针对虚拟仪控的微处理器部分所开发。基于资料形态、程式设计模型、特定硬体属性(如时序限制)等的不同,并无法简单移至FPGA继续使用。厂商要开发专业且稳定的FPGA量测矽智财(IP)须具备专业知识并耗上大量时间,因此,目前仪控硬体中的大多数FPGA仅使用供应商定义的固定演算法,无法由使用者自行设计程式。 

2011年业界就已经开始讨论异质运算(Heterogeneous Computing),意即将演算法分配至多种运算架构(中央处理器(CPU)、图形处理器(GPU)、FPGA、云端系统)中,找出最佳的演算法建构资源。除硬体架构本身的强大功能考量之外,异质运算代表各种系统的程式设计难题,且量测演算法难以在系统之间「携带」,复杂度确实有所影响。 

业界最近针对测试工程领导厂商的全球调查指出,约有54%受访者认为未来技术发展将可提升测试传输率并降低系统成本,进而缩短开发时间。为克服此难题,产业界正积极开发相关工具,以期能跨硬体系统使用演算法,并且让FPGA可普及于测试系统。 

此种跨硬体的系统将可提供硬体描述语言(HDL)抽象化。HDL是以文字方式描述逻辑闸层(Gate)与讯号层(Signal-level)的行为,而HDL抽象化(Abstraction)工具则透过图形或简图的呈现方式,撷取更高层级的设计(图3)。与HDL相较,虽然这些工具确实降低FPGA技术的门槛,但仍无法完全省略某些FPGA设计的特定硬体属性,如资源分配、数位讯号处理器(DSP)分割架构、管线流通(Pipelining)、内建记忆体(On-chip Memory)等。在这些情况下,仍须重新设计/检验演算法才能衔接FPGA,也促成开发工具的未来发展。 


图3    开发软体必须能跨执行系统,而达到更高的硬体抽象化与灵活度,以达更高效能、更高成本效益,且更能迅速上市。
挟多重优势 开放式FPGA普及于量测系统

高阶合成(High-level Synthesis, HLS)工具可于较高阶层撷取演算法,并为既有建置独立分配其效能属性,如延迟、时脉率、传输率、资源利用等。由于特殊建置并不属于演算法定义,如此也降低演算法的可携性。此外,开发工程师在设计硬体特性(管线流通、资源仲裁等)时,并不须顾虑特定硬体。HLS的概念已存在超过20年,但市面上的工具是最近才渐趋成熟。这些工具确实提供相关优势,但仅针对FPGA或特定应用积体电路(ASIC),并未纳入如GPU与微处理器的其他运算平台。为突破这些HLS工具的限制,业界提供测试版软体,整合既有的LabVIEW资料流程式图与HLS优点,以因应FPGA设计作业。如此一来,建置FPGA亦可纳入大量LabVIEW量测与控制演算法,而不受制于微处理器的执行情况,亦不须针对FPGA部署作业而重新设计大量演算法。此软体目前仍在测试中而无法普及,但最后的目标结果可期。 

创新开发工具的最后一步,就是让跨硬体系统整合运算/设计的多种模型。这些运算模型包含LabVIEW资料流程式图、DSP简图可用于RF与通讯应用中的多重速率讯号处理、文字式数学可撷取类教科书的方程式、状态机器用于数位逻辑与协定等。 

举例来说,如赛灵思Zynq可延伸处理平台所建构的系统单晶片(SoC)系统,未来将整合双核心安谋国际(ARM)微处理器与FPGA。此晶片具备极高的异质运算潜力,但由于微处理器与FPGA分别需要不同的运算语言/模型,所以程式设计作业的难度极高。在理想状态下,工程师应拥有多样的运算模型以支援所有系统,并以更有效的方式撷取演算法,最后部署至最佳执行系统。根据业务需求的不同,这里的「最佳」可能代表最高效能、最高成本效益,或最短上市时间。若要让工具搭配非特定硬体的运算模型,仍有一段开发的路要走,而且必须能满足目前测试系统的开发需求。 

开发软体必须能跨执行系统,而达到更高的硬体抽象化与灵活度,以达更高效能、更高成本效益,且更能迅速上市。 

虽然非特定硬体的量测演算法与高阶合成工具尚未晋升主流,但开放式FPGA正逐渐普及于自动化测试系统中。FPGA在测试作业中的优势,已值得许多厂商投入更多开发资本,而且只要提升软体工具,将连带缩短开发时间并降低复杂度,促成更多相关应用。如同微处理器与相关 的软体开发环境/量测演算法,带动了虚拟仪控的革命,使用者可设计的FPGA亦将带动图形化系统设计(GSD)的下一波革新,催生未来的测试系统。 

关键字:EDA环境衔接  量测软体

编辑:北极风 引用地址:http://www.eeworld.com.cn/xfdz/2013/0624/article_23058.html
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