运用FinFET技术 14nm设计开跑

2012-11-17 21:15:39来源: CTIMES
    虽然开发先进微缩制程的成本与技术难度愈来愈高,但站在半导体制程前端的大厂们仍继续在这条道路上努力着。Cadence日前宣布,配备运用IBM的FinFET制程技术而设计实现之ARM Cortex-M0处理器的14奈米测试晶片已投入试产。


14奈米生态系统与晶片是ARM、Cadence与IBM合作在14奈米以上的先进制程开发系统晶片(SoCs)之多年期协议的重大里程碑。运用FinFET技术的14奈米设计SoC实现了大幅减少耗电的承诺。这个晶片之所以开发,是为了要验证14奈米设计专属基础IP的建构基块。除了ARM处理器、SRAM记忆体区块之外,还包含了其他区块,为以FinFET为基础的ARM Artisan实体IP的基础IP开发工作提供不可或缺的特性资料。

在14奈米的设计上,多数的挑战来自于FinFET技术,ARM设计工程师们运用建立在IBM的绝缘层上覆矽(silicon-on-insulator,SOI)技术之上的14奈米FinFET技术的ARM Cortex-M0处理器,提供最佳的效能/功耗组合。采用周延的14奈米双重曝光与FinFET支援方法,搭配使用Cadence技术的工程人员来设计FinFET 3D电晶体晶片。

“这次14奈米测试晶片试产是我们在SOI上运用内建的电介质隔离功能,而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示:“事实上,Cadence与ARM在设计解决方案上协同作业,将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作,在14奈米以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。”

为了成功试产,工程师们必须要有14奈米与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的,具备运用Cadence Virtuoso工具而设计的ARM 8-track 14奈米FinFET标准单元库。

EDI系统提供按照以FinFET为基础的14奈米DRC规则执行设计实现所需的先进数位功能,并纳入全新GigaOpt最佳化技术,享受FinFET技术所提供的功耗与效能优势。此外,这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14奈米FinFET结构的14nm时序与电源signoff功能。

关键字:FinFET  14nm

编辑:北极风 引用地址:http://www.eeworld.com.cn/xfdz/2012/1117/article_17074.html
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