郑志全:新世代封测技术改变半导体生态

2012-07-22 23:12:09来源: 先探投资周刊
   
3D IC技术为半导体产业的长远发展指引一条新的道路。随着行业内强而有力的竞争者一一跨足高阶封测,国内封测业正步入一个情势高度不明朗的阶段。

【文/郑志全】

封装测试在半导体生态链当中向来是薄弱环节,昂贵的材料支出、机台设备,经常压得业者喘不过气,以行业平均约一五~二五%毛利率,实难与IC设计、晶圆代工相提并论。但奇特的是,目前全球半导体业都在积极备战先进的封装技术,追求IC封装方式的变革,已经成为一股新的潮流,可能为高速行动装置的发展带来新的契机。

在去年第三季台积电的法说会上,董事长张忠谋发表了一个名为「COWOS」(Chip on Wafer on Substrate)的全新商业模式,未来将提供3D晶片从晶圆制造到封装测试的整合服务,台积电此一举动,等于宣示跨入高阶封测领域。

3D IC崛起

台积电站出来独力发展封测技术,主要为了因应来自客户的高阶制程需求,也让国内的晶圆代工和封测业,从合作夥伴变成既竞争又合作的关系;将前后段制程一手包的策略,改变了多年来台湾半导体产业专业代工的生产模式。

系统级封装(SiP;System in Package)则是目前许多消费电子产品普遍使用的封装方式,在3G手机世代获得广泛应用。SiP主要是将多个晶片或封装元件安装在基板上,透过基板让多个晶片封装体合而为一,来达到缩小体积的目的。

如果在一个SiP的顶部叠上另一个SiP,则称为PoP层叠封装(Package on Package)。SiP或PoP封装技术满足了电子产品微型化、多功能和低成本的需求,但是在速度、频宽上有其极限,而且各个晶片都有独立的电源需求,不易省电。

SoC与SiP各有所长,在并行发展多年之后,因为行动装置的快速流行,正遭遇新的挑战。目前全球半导体业开始转向以IC堆叠的方式,来发展体积更小、效能更加全面的整合型晶片。摆脱过去二维的设计模式,3D IC指引了一条新的发展道路,未来晶片的设计、制造将朝纵向发展,并且依赖更先进的封装技术来达成。

超越摩尔定律

为了符合快速、高效、轻薄、省电等需求,3D IC一直被业界寄予厚望,特别是4G通讯时代追求更快速的资料传输和运算处理速度,而以现行采用PoP技术整合记忆体与逻辑IC的方式,频宽可能不足。因此记忆体与逻辑IC的3D堆叠制程,被视为未来半导体的杀手级应用。

但是逻辑IC的堆叠制程,发展不如记忆体来得顺利,存在许多技术上的困难。台积电资深研发副总蒋尚义认为,在记忆体领域因为技术上较容易克服,预计明年就会看到3D IC的样品问世,但逻辑IC恐怕五年内都很难看到真正的3D应用。

至于台积电的「COWOS」技术平台,是在晶片和基板中间插入矽中介层的「2.5D」封装技术。目前包括赛灵思、超微、辉达、高通、德州仪器、Marvell、Altera等客户,已经积极朝2.5D的设计方向发展,而台积电的COWOS封装技术导入二八奈米制程后,预计在明年会见到初步成效,二○一四年高阶封测业务可望放量。

客户结构决定营运强弱

但近年来不断有专家学者提出预警,未来矽技术的物理特性将逐渐逼近极限,随着电晶体的数量越来越多,高温和泄漏的问题随之而来,届时摩尔定律也走到了尽头。此外,随着先进制程推进到二○奈米以下,未来晶片生产的制程费用也会贵得吓人,难以协助业者达到商品化的目的。

不过,消费者对于电子产品创新技术的追求,永远是严苛的,目前半导体业界对于摩尔定律的延续,多半持正面看法。手机晶片大厂高通认为,未来必须在技术面采用「More Moore」和「More than Moore」并行发展,除了依赖传统的制程不断微缩,还必须推动SiP和3D IC封装技术的高度整合。为了要超越摩尔定律,晶圆代工与封装厂商必须协同设计、整合资源,形成一个虚拟的IDM厂。

台积电的看法也相类似,认为摩尔定律必须和3D IC技术相辅相成,持续朝体积小、省电等特性钻研,那么未来十年内制程微缩至七奈米或五奈米都不成问题。

先进技术各凭本事

矽品以往的营运策略较保守,以IC设计业为主的客户结构,在过去两年经营十分辛苦,直到去年第四季正式拿下高通手机晶片订单,才开始积极扩张产能。今年矽品的资本支出为一七五亿元,年成长约六成,明后年支出可能更高,中高阶封测相关的设备投资,会集中在PoP封装、覆晶封装等。预期今年来自高通的贡献仍然微薄,明年中高阶晶片的封测业务可望放量。

关键字:新世代封测  半导体生态

编辑:北极风 引用地址:http://www.eeworld.com.cn/xfdz/2012/0722/article_13950.html
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