利用CPLD解决便携式产品设计的挑战

2009-12-05 09:57:12来源: 莱迪思半导体 关键字:CPLD  便携式产品  设计  FPGA

  移动电话、便携式媒体播放器、掌上游戏机和数码相机等便携式产品的激增,使得系统设计人员承受着越来越大的压力。他们必须不停地开发提供拥有新特性和功能的产品,并尽量缩短产品的上市时间。那么,CPLD可微为便携设计带来哪些好处呢?在为便携应用选择逻辑解决方案时,需要考虑哪些主要设计因素呢?
  
  手持产品得到了广泛的应用,例如移动电话、便携式媒体播放器、掌上游戏机和数码相机等便携式产品的激增,使得系统设计人员承受着越来越大的压力。他们必须不停地开发提供拥有新特性和功能的产品,并尽量缩短产品的上市时间。根据市场情报公司iSuppli的预测,核心半导体产品在上述领域的收入可望由20.8年的260亿美元增长到2012年的300亿美元,相当于4%的复合年增长率(核心器件是由iSuppli公司定义的,如ASSP,ASIC和可编程逻辑器件)。
  
  因为要求待机功耗低、电路板尺寸小和成本低,便携式产品的逻辑功能过去通常是由专用集成电路(ASIC)和专用标准产品(ASSP)来提供,可编程逻辑器件(PLD)的应用相当有限。然而,随着可编程器件架构的改进、功耗的降低、并采用新的封装使尺寸变小、成本降低,设计人员开始越来越多地使用PLD,因为与ASIC和ASSP相比,PLD在缩短上市时间和设计灵活性方面具有先天的优势。
  
  CPLD的应用
  
  在便携式产品中,复杂可编程逻辑器件(CPLD)一般用于电源上电时序、电平转换、时序控制、接口转换,I/O扩展和分立逻辑功能等。CPLD仅需几微秒就能上电,这使得它能控制系统中其他器件的上电时序。
  
  在便携系统中,CPLD也被用来连接不同工作电压的多个器件。例如,在移动电话中,微控制器需要与工作在不同电压的外围器件、定时器和存储器连接。最新一代的CPLD可以与3.3V~1.5V之间的不同电压连接,因为它们有一个独立于输出电压(Vccio)的核心电源电压(Vccint)。CPLD的每个I/O组可配置成与逻辑器件接口相对应的独立工作电压。图1给出了典型便携系统中的CPLD的功能。


  
  图1:典型便携式系统中的CPLD的功能。
  
  通用I/O扩展是CPLD可与微控制器、ASIC或ASSP协同工作的另一个领域,它增加可用I/O的总数目。CPLD额外的一个优点是能与外设接口,还能重复编程。CPLD也可以用做接口转换,连接诸如I2C、SPI和存储器的不同接口,以及在便携系统中实现液晶面板的时序控制。
  
  当为便携式应用选择逻辑解决方案时,设计人员应考虑的主要因素包括:上市时间、设计的灵活性、待机功耗,电路板尺寸以及系统集成的选择。
  
  上市时间和设计灵活性
  
  越来越短的产品生命周期对手持设备设计人员提出了新的挑战,他们必须提供消费者期望的新产品和新特性。对大批量产品来说,ASIC也许能提供较低的单价,但ASIC的一次性工程费用(NRE)很高,开发时间很长。如果ASIC的功能出错,或由于行业标准或市场需求发生变化而需要重新开发设计时,就会再次产生非常高的费用,包括工程资源、新的掩膜板和软件设计工具。此外,从开始实施新的修改方案到流片,再到批量生产,这过程需要很长时间,通常是几个月到一年。
  
  与ASIC相比,ASSP的NRE较低,因为许多客户都在使用它们。不过,它们却限制了设计人员提供产品差异性的能力
  
  CPLD使设计人员能够进行随心所欲地开发、测试和修改设计,而不会产生任何掩膜成本或设计费用。由于CPLD可重复编程的特性,即使设备已经安装在现场,设计人员依然可以使用软件设计工具在最后一刻修正错误并进行产品升级。因此,设计人员能应对不断变化的要求和标准,并迅速给市场提供新的差异化产品,而无需做任何设计或重新设计电路板。
  
  功耗
  
  CPLD的功耗通常分为两个部分:静态功耗和动态功耗。静态功耗是指器件中没有信号跳变情况下消耗的功率。动态功耗是器件中有信号跳变情况下消耗的功率,且与内部电容,跳转频率和跳转电压成正比。对便携式系统而言,待机时间是一个关键的设计因素,因为设计人员要尽量减少逻辑电路的静态功耗,以尽量延长电池充电或更换的时间间隔。如今的低功耗CPLD的最大静态功耗为10~150uA,主要取决于器件的逻辑密度。
  
  为进一步减少整个系统的功耗,有些CPLD允许用户有选择性地关闭未使用的输入引脚(称为“输入选通”),包括使能I/O引脚和输入缓冲器之间的复用器,及其CPLD内的相关电路(如图2所示)。激活使能信号时,所有的输入被隔离或处于关闭状态,从而使其中任何输入变化都不会引起内部引脚的变化。因此,即使I/O引脚的输入在变化,也不会影响器件的内部动态功耗。


  
  举个例子,在莱迪思半导体的ispMACH 4000ZE CPLD中,一个块内的所有I/O引脚都共享一个PowerGuard(针对输入选通,Lattice给予此特性的名称)使能信号,称为块输入使能(BIE)信号。BIE可以用宏单元逻辑在内部产生,也可通过用户I/O从外部源或输入引脚的方式来产生。为增加设计的灵活性,器件有多少块就有多少块输入使能信号,数目从2至16不等。可以把两个或更多的使能信号组合在一起,构成一个用户使能信号。
  
  以6宏单元的ispMACH406?ZE器件为例,除了两个激活的输入,其余的都使用了PowerGuard,使动态电流减少了99%。如图3所示,动态ICC从2.9毫安减少至26微安。


  
  有些CPLD可以通过软件对每个引脚单独控制,使其为“高”或者“低”,从而进一步减少I/O电流和系统总功率。电压典型值为250mV~500mV的输入滞后电路通常用来实现降噪和减缓输入信号的变化,以提高信号的完整性。
  
  由于主系统电源的典型值为1.8V,大多数便携式系统都需要LVCMOS接口。这些系统要求能与工作在TTL或LVCMOS标准的其他器件相连接。目前所有CPLD都有独立的核心电压和I/O电压,其中I/O电压能支持1.5、1.8、2.5和3.3V LVCMOS电平。诸如ispMACH 4000ZE这样的CPLD还能够与传统的5V电压LVCMOS器件接口。

[1] [2]

关键字:CPLD  便携式产品  设计  FPGA

编辑:小甘 引用地址:http://www.eeworld.com.cn/xfdz/2009/1205/article_2077.html
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