计算机与高速分组无线网快速数据交换的新方法

2006-05-07 15:50:10来源: 电子技术应用

计算机增强型并口与高速分组无线网交换数据的方法。重点阐述了增强型并口协议及增强型并口与高速分组无线网收/发模块间的通信过程,给出了较详细的软、硬件设计思想,并通过实验得到了一些增强型并口的传输参数。

可编程逻辑器件 数字信号处理器

高速分组无线网是近年来分组无线网发展的一个重要方向,通过提供很高的键路速率(通常为几百kbps)和使用一系列新技术,高速分组网可以在各种复杂环境下为用户提供多种通信服务,因而具有广阔的发展前景。

近年来,随着社会信息化进程的加快和Internet的飞速发展,无线环境下为计算机提供数据服务的需求变得更加迫切,高速分组无线网(High Speed Packet Radio Network,HSPRN)成为Internet的一种重要接入手段。而如何将分组无线网接入设备与普通计算机连接以提供便捷、可靠、高速的数据传输就成为一个很迫切的问题。

1 问题的描述

通常的通信协议可粗略地划分为三层:应用层、网络链路层和物理层,即系统由三大模块:终端、网络控制单元和收/发模块组成。高速分组无线网中物理层只有宽带收/发模块。考虑到设备成本、体积、用户的使用和充分利用计算机运算能力,将网络节点控制单元的功能以软件的方式实现,即用计算机完成网络控制和终端的功能。这意味着计算机必须要与收/发模块进行双向高速数据的实时交换。显然,普通的计算机串行口与并行口已不能满足这样的要求,为此,需要采用更高速、更便捷的接口技术。

出现于1995年的IEEE 1284标准[2]中规定了计算机并行口的多种工作模式,包括标准并行口(SPP),增强型并行口(EPP),扩展型并行口(ECP)。其中,SPP模式的正向(计算机到外设)数据速率可以达到150kbps。但反向(外设到计算机)传输却很不方便,多闪I/O才能完成一个完整数据的传输,大大降低了数据速率。ECP与EPP模式是依靠符合IEEE STD 1284标准的I/O控制器实现的。ECP模式虽然支持DMA操作,可以明显减轻计算机CPU的负担,但获得高性能的代价是必须设计很复杂的接口。而EPP模式则可以通过一条OUT或IN指令将一个字节的数据传输到外设或计算机,由I/O控制器操纵所有的握手线,不需要CPU干预。由此可见,EPP模式是一种简单、高效、高速的方法。如果钭EPP技术应用于高速分组无线网节点设备中,能降低设备的成本与复杂度,进而扩大高速分组无线网的应用范围。

要使用EPP模式,就必须根据系统的实际情况,设计合理的接口电路,尤其要注意握手信号的设计,以保证数据交换的顺畅。

2 采用增强型并口连接计算机与高速分组无线网接入设备

2.1 计算机增强型并行口

计算机并行口处于EPP工作模式时各信号线的定义如表1所示。

表1 EPP模式信号线定义

EPP信号名 I/O EPP信号描述 并口引脚
/WRITE O 低有效,写操作开始 1
/DSTRB O 低有效,正进行数据读写 14
/ASTRB O 低有效,正进行地址读写 17
INTR I 边沿触发的外中断 10
/SAIT I 低有效,可以进行数据操作 11
AD0~AD7 I/O 双向数据/地址线 2~9

其中,最主要的两根握手线是/DSTRB和WAIT,计算机中相应的I/O控制芯片会根据/DSTRB和/WAIT的电平转换情况自动执行或终止对并行口数据的读写操作,时序关系如图1所示。图中未给出的EPP协议数据读周期与EPP协议地址写周期可以由此图推出。

2.2 采用增强型并口时的系统设计

采用增强型并口(EPP)时,高速分组无线网网络节点的结构如图2所示。

其中,接收模块向计算机发送接收到的数据,而发射模块从计算机接收待发送的数据;同时,利用INTR、/DSTRB、/WAIT握手线实现收/发模块与计算机间的通信流控。从时序图可以看出,当/DSTRB与/WAIT均为低时可以对数据进行读写,而/WAIT变为高时则认为一个I/O周期结束。所以,在外设认为一次数据传输结束时,即可将/WAIT置为高;相应地,计算机内的I/O控制芯片会置/DSTRB为高。外设可通过INTR使计算机进入中断处理程序,开始数据的发送或接收。计算机通过增强型并口及外部接口电路分别与接收模块、发射模块进行通信,相应的通信流程见图3。

2.3 硬件实现方法

为充分利用各模块资源和降低系统复杂性,根据收发模块的实际情况,用FPGA[3](具体为Altera公司的FLEX10K100)和DSP实际与计算机增强型并口的通信功能。在接收模块,首先要去除物理层的帧同步码才能将后续数据上传。四组巴克码串联为帧同步码[5]能(共48位),并用巴克码的不同组合方式代表不同的传输速率,对帧同步码的处理和其他处理(如信道估计等)用DSP实现。通过FPGA解调后的数据夫妻送入DSP[4](具体为AD公司的AD2181)中,利用DSP的可编程I/O管脚实现通信的握手功能。发射模块的接口完全由FPGA实现,包括中断请求、并口数据的读取、握手信号的产生、以及时序控制等。发射模块用单片机来完成控制。当控制单元检测至终端请求发送数据时,控制单元首先将帧同步码送入FPGA进行扩频、编码、调制并送入电台,之后给终端(计算机)发出发送数据的中断请求,启动数据的发送过程。

2.4 计算机对并口的操作

因为在EPP模式下,由I/O控制器对所有的握手线进行处理,不需要CPU干预,所以计算机上的通信程序较简单,EPP协议的用户编程接口是协议定义的几个I/O地址。当并口基础址为378H时,EPP的地址寄存器为37BH,数据寄存器为37CH,对这两个寄存器的读写就可产生地址和数据的读写周期。

通过试验发现,在主频为400MHz的奔腾计算机上,没有/WAIT信号的情况下,一个EPP I/O周期最长为2μs;而在接口电路设计合适的情况下,/WAIT信号在输入数据100ns后升高,即数据稳定时间为100ns,可以保证数据传输的稳定可靠。即使再缩小数据稳定时间,数据传输仍能正常进行。从试验结果看,数据速率可达21Mbyte/s。

通常情况下,计算机并口为标准并口(SPP)模式,可以在BIOS中设置为增强型并口,也可以向I/O控制器中的控制寄存器(ECR)写入控制字来完成EPP模式的设置。ECR的I/O端口地址为77AH。首先,向ECR端口发IN指令,存储读回的数据;然后,向ECR端口发OUT指令,写入相应的状态字,所有传输完成后,把原存储的状态字写回。

关键字:计算  计算机  高速  分组

编辑: 引用地址:http://www.eeworld.com.cn/wltx/qtjs/200605/2749.html
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