跳频通信信号源的研制

2007-03-09 19:03:27来源: 互联网
摘要:介绍了一种基于FPGA和DDS(Direct Digital Synthesizer)技术的跳频信号源实现方案。DDS采用AD公司的最新频率合成器件AD9852,其中频率控制字存储在FPGA内部RAM单元中, FPGA通过40针总线接口向AD9852写入频率控制字。该信号源具有可编程、可升级的优点。 关键词:DDS FPGA 频率合成器 跳频通信 在众多的通信技术中,扩频通信技术由于具有独特的抗干扰能力以及宽的使用频带而在军事通信领域倍受青睐。根据扩频通信调制方式的不同,它可以分为直接序列扩频方式(DS)、跳频方式(FH)、跳时方式(FT)及兼有以上方式中二种以上的混合方式。其中跳频通信具有保密性好、不易受远近干扰和多径干扰的影响等优点,是一种很有前景的通信方式。跳频系统的频率跳变,受到伪随机码的控制。不同的时间、不同的伪码相位,频率合成器产生的相应频率也不同。把跳频系统的频率跳变规律称为跳频图案。跳频图案是时间和频率的函数,故又称为时间-频率矩阵,简称时频矩阵。时频矩阵可直观描述出频率跳变规律,如图1所示。 跳频图案的设计是跳频通信系统的一个关键问题,直接影响到跳频系统的保密、抗干扰、多址等性能。一般要求跳频图案的周期要长,这就要求控制跳频图案的伪随机码周期要长,即移位寄存器的级数要大。 1 基于FPGA和DDS技术的跳频信号源设计 跳频信号源即为载波频率按照一定跳频图案跳变的信号发生器。设计一个性能优异的跳频信号源,困难在于其优良的频谱性能。笔者提出了一种基于FPGA12和DDS技术的跳频图案的设计方案。指标如下:600跳/秒跳速;20个跳频点;3.4MHz跳频基带;68MHz跳频带宽;106.78MHz~172.14MHz跳频频率中20个频点。DDS采用AD公司的最新频率合成器件AD9852,写频率控制字采用ALTARA公司的可编程逻辑器件APEX20K系列中的EP20K100,其逻辑资源为10万门,两者通过40针总线接口相连3。其中,FPGA完成存储频率控制字、定时写入频率控制字的功能,AD9852则实现频率合成输出。频率合成器DDS是跳频信号源中的一个关键部件,其原理如图2所示。这种频率合成器工作频率高,可达GHz数量级;分辨率高,可达1Hz以下,稳定度高;体积小,重量轻,集成度高,这些都是其他频率合成器件难以比拟的。AD9852是近年推出的高速芯片,具有小型的80管脚表贴封装形式,其时钟频率为300MHz,并带有两个12位高速正交D/A转换器、两个48位可编程频率寄存器、两个14位可编程相位移位寄存器、12位幅度调制器和可编程的波形开关键功能,并有单路FSK和BPSK数据接口,易产生单路线性或非线性调频信号。当采用标准时钟源时,AD9852可产生高稳定的频率、相位、幅度可编程的正、余弦输出,可用作捷变频本地振荡器和各种波形产生器。AD9852提供了48位的频率分辨率,相位量化到14位,保证了极高频率分辨率和相位分辩率,极好的动态性能。其频率转换速度可达每秒100%26;#215;106个频率点。在高速时钟产生器应用中,可采用外接300MHz时钟或外接低频时钟倍频两种方式,给电路板带来了极大的方便,同时也避免了采用高频时钟带来的问题。在AD9852芯片内部时钟输入端有4~20倍可编程参考时钟锁相倍频电路,外部只需输入一低频参考时钟60MHz,通过AD9852芯片内部的倍频即可获得300MHz内部时钟。300MHz的外部时钟也可以采用单端或差分输入方式直接作为时钟源。AD9852采用+3.3V供电,降低了器件的功耗。工作温度范围在-40%26;#176;C~+85%26;#176;C。 本文采用AD9852所设计的频率合成器结构如图3所示。DDS模块分成二路输出:(1)第一路输出 100MHz~150MHz信号;(2)第二路输出150MHz~200MHz信号。其中DDS输出12.5MHz~25MHz的信号,经SWCON开关分成两路输出,一路输出12.5MHz~18.75MHz信号,经放大倍频、滤波,输出100MHz~150MHz信号;另一路输出18.75MHz~25MHz的信号经放大倍频、滤波输出150MHz~200MHz 信号。 2 FPGA与DDS接口设计 FPGA主要完成从外部向DDS写入频率控制字功能,其中频率控制字存储在FPGA内部RAM单元中。双方通过40针总线连接,其中信号线为:8位数据线、6位地址线、复位信号、update clk(频率跳变信号)、swcon(开关:高频段和低频段转换信号,当swcon为低时输出高频段,当swcon为高时,输出低频段)、wr(写信号)。 AD9852用于频率合成时工作在单频模式(single tone mode)其工作时序关系如图4所示。 由图4可以看出,首先必须对AD9852复位。复位信号为高有效,然后写入频率控制字,当update clk有效时,即有频率F1输出。其中AD9852写入频率控制字分为并行写入和串行写入两种模式,本文采用FPGA并行写入方式。AD9852并行写入频率控制字时序关系如图5所示。基于以上AD9852的工作时序关系,设计的FPGA-DDS接口如图6所示。发射FPGA采用一块ALTERA公司的APEX20K100系列芯片,该芯片逻辑单元为4160个,最大RAM容量为53,248bit,完全能够满足生成跳频图案的要求。图6中update为AD9852频率字更新信号,根据指标要求按1/600s更新一次频率。图6中20进制计数器对update信号进行20进制计数。每计数一次,16进制计数器控制ROM的低位地址输出一组频率控制字,由AD9852合成一个频率;当计满20次时,则依次输出20个频点。20组频率控制字依次存放在FPGA内部RAM单元内,由外部地址信号驱动其按顺序输出。若要改变跳频图案,只需改变20组频率控制字存放顺序,或者改变外部地址信号驱动顺序即可。采用频谱仪观察结果如图7所示。由图7可以看出,频谱均匀分布在100MHz~170MHz之间,各项指标均达到预期要求。 本文讨论了一种基于FPGA及DDS技术设计的跳频信号源。从实验结果可以看出,各频点具有纯净的频谱结构、等间隔的跳频带宽。样机测试结果证明所设计的信号源完全满足指标要求。

关键字:跳频通信  通信信号  信号  信号源

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