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缓存

在电子工程世界为您找到如下关于“缓存”的新闻

英特尔第二代10nm芯片Ice Lake露出踪影,更高缓存和性能?
集微网消息,近日英特尔去年六月宣布已设计完成的Ice Lake芯片出现在了跑分平台Geekbench上。由于并不是最后的成品,所以从成绩来看得分并不高,单核跑分为4151,多核得分为7945。这款双核四线程芯片搭载了DDR4 SODIMM内,基频为2.6Ghz,一级指令缓存容量依然是每核心32KB,一级数据缓存则从每核心32KB增加到每核心48KB,二级缓存每核心512KB...
类别:便携/移动产品 2018-10-25 标签: Ice Lake
单片机控制的动态数据缓存器的控制电路
  由于单片机具有功能强,使用灵活,体积小,性价比高等特点,近年来在测控系统中得到广泛应用。而在许多场合,单片机作为下位机,担负着控制数据测量、采集和向上位机传送的任务,也即起着收集、缓冲和储数据的作用。动态储器DRAM具有容量大,价格低的特点,适合于数据量比较大的单片机应用系统;但其不足之处在于,必须在规定的时间范围内进行定时刷新。本节介绍一种单片机控制的动态数据缓存...
类别:51单片机 2018-03-15 标签: 单片机控制 动态数据 缓存器
单片机控制的动态数据缓存器的DRAM读/写控制过程
  读取一字节数据的程序段如下:    读取数据时,T1先置1,其后的RD信号将行地址送到地址线AB上,并使D。触发器锁Tl,Q,变成低电平,使RAS有效(低电平),实现行选通;再置TO为l,其后的RD信号将列地址送到AB上,并产生CAS信号,使欲读出单元的数据出现在DB上。RD失效的上升沿使CAS失效,同时,D2触发器置1,使D1清零,RAS也失效变为高电平。经过RC延迟...
单片机控制的动态数据缓存器的DRAM刷新过程与管理
频率的1/12。若用12 MHz石英晶体作振荡器,则计数速率为1MHz。设定时参数为FFFFH - F63BH一09C4H,则定时刷新周期为2.5 ms。目前一般1 MB DRAM刷新周期为16 ms,所以定时参数值还可设置得大些。      数据缓存器管理  数据缓存器的管理可采用循环队列的方式。由主程序向上位机发送数据,并根据队列的头尾指针位置...
类别:51单片机 2018-03-15 标签: 单片机控制 动态数据 缓存器 DRAM
基于MIMO技术的视频缓存器设计方案
        随着高速处理器的不断发展,嵌入式系统应用的领域越来越广泛,高速大容量缓存器被广泛应用于音视频系统中,然而专用的高速大容量缓存芯片价格过于昂贵,传统SDRAM在带宽上已经逐渐无法满足应用要求,特别是对于多路数据多进多出时,两者都无法很好的满足要求,这里提出一种利用双沿随机动态储器(DDR SDRAM)结合外加...
类别:消费电子 2018-02-19 标签: MIMO技术 视频缓存器 DDR
64GB iPhone6P空间满了? 教你一步步瘦身
2015年初,那时还是学生时代,虚荣心作祟,自己打工买了部64GB版本的iPhone 6 Plus。“丝滑”流畅的系统体验让我享受到了旗舰机的裨益,同时也感受到了果粉们共同的痛点——储空间不够用,缓存垃圾难清理。三年的使用外加酷爱拍照的我了8000+张照片以及600+部视频,储空间被撑得满满当当,本篇文章我找了五种解决隔代iPhone储空间满了的方法,和我一样困惑...
类别:便携/移动产品 2017-12-27 标签: 苹果 iPhone 内存 缓存 瘦身
美国加利福尼亚州CAMPBELL,2017年9月19日——商用量产的片上系统(SoC)互连IP的创新供应商ArterisIP今天宣布,恩智浦半导体公司已经再次取得Ncore缓存一致性互连IP(Ncore Cache Coherence IP)和Ncore Resilience套件的授权许可。 恩智浦前次参与了ArterisIP 2016年5月Ncore产品的发布...
类别:开发相关 2017-09-26 标签: 授权 数据保护
Intel八代酷睿U系列曝光:三级缓存 超线程
的U系列低压版产品已经上线,分别是Core i7-8650U、Core i7-8550U、Core i5-8350U、Core i5-8250U。  i7-8550U、i5-8250U此前已经曝光多次,但只知道是4核心,而现在可以确认,它们四个全部都是4核心8线程(没错i5也有超线程),三级缓存8MB(i7)或者6MB(i5),都比七代产品翻了一番。  热设计功耗依然控制在很低...
类别:综合资讯 2017-08-21 标签: Intel 酷睿U
MIT研发新型“动态处理器缓存”技术:可提升30%性能
  现代处理器普遍依赖于一套内模组来缓存数据,从而提升处理器在执行日常计算任务时的速度。不过即便有了这个相对较快的缓存,其在执行某些任务时仍有一些限制。下面就随网络通信小编一起来了解一下相关内容吧。    一个形象点的例子是 —— 你该怎么将一枚方形的钉子穿过圆孔呢?为了克服这个问题,制造商们尝试过增大缓存的规模,但又迟早会遇到相同的负面效应。好消息...
类别:综合资讯 2017-07-11 标签: MIT 动态处理器缓存
新的DesignWare CCIX Controller, PHY and Verification IP支持高达25Gbps的速度和更快的数据访问。下面就随手机便携小编一起来了解一下相关内容吧。亮点:· 完整的CCIX IP解决方案支持缓存一致性,允许处理器和加速器更快、更高效地共享内· 可靠性、可用性和可服务性(RAS)特征提高了数据保护、系统可用性和诊断能力· 包括I...
类别:综合资讯 2017-06-22 标签: 新思科技 云计算

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11.12.15 ADC寄器地址映像 180 12 数字/模拟转换(DAC) 182 12.1 DAC简介 182 12.2 DAC主要特征 182 12.3 DAC功能描述 183 12.3.1 使能DAC通道 183 12.3.2 使能DAC输出缓存 184 12.3.3 DAC数据格式 184 12.3.4 DAC转换 185 12.3.5...
类别:ARM MPU 2013年06月26日 标签: STM32F10xxx
 8310.3   按需装入页面 8410.4   交换 8510.5   共享虚拟内 8510.6   取控制 8510.7   高速缓存 8610.7.1   缓冲区高速缓存 8610.7.2 ...
类别:嵌入式系统 2014年03月05日 标签: LINUX系统分析与高级编程技术
记录缓存记录缓存记录缓存记录缓存记录缓存记录缓存...
类别:科学普及 2014年03月05日 标签: 记录 缓存
针对当前只能在一个集成光电芯片上实现容量为几十个分组的光先来先服务(FCFS)缓存,大规模的光缓存仍无法实现的问题,利用接入链路速率远小于骨干链路速率这一特性,在牺牲25%的链路利用率的条件下,讨论小缓存能否满足采用CIOQ 缓存队列的全光分组交换路由器的性能需求。从理论上证明采用CIOQ 缓存队列的路由器的缓存需求小于采用OQ 缓存队列的缓存需求,通过分析和仿真发现,20 个分组的缓存即可...
类别:电路仿真 2013年09月22日 标签: 全光分组交换路由器缓存需求研究
关于代码的解释(以区为单位):1区中,当读取文件时,先把文件内容读到缓存中,当调用in.readLine()时,再从缓存中以字符的方式读取数据(以下简称“缓存字节读取方式”)。1b区中,由于想以缓存字节读取方式从标准IO(键盘)中读取数据,所以要先把标准IO(System.in)转换成字符导向的stream,再进行BufferedReader封装。2区中,要以字符的形式从一个String对象中...
类别:科学普及 2014年03月05日 标签: 关于代码的解释 以区为单位 :1区中
;1597.9.3   Scheduling Lab示例应用程序 1607.10   亲缘性 167第8章   用户方式中线程的同步 1728.1   原子访问:互锁的函数家族 1728.2   高速缓存行 1778.3   高级线程同步 ...
类别:嵌入式系统 2013年09月22日 标签: WINDOWS核心编程下载
关联性  第8章 用户模式下的线程同步   8.1 原子访问:Interlocked系列函数   8.2 高速缓存行   8.3 高级线程同步需要避免使用的一种方法   8.4 关键段    8.4.1 关键段:细节    8.4.2 关键段和旋转锁    8.4.3 关键段和错误处理   8.5 Slim读/写锁   8.6 条件变量    8.6.1 Queue示例程序    8.6.2...
类别:嵌入式系统 2013年07月15日 标签: Windows核心编程
  USART 发送中断操作  12.3  控制与状态寄器  12.3.1  USART 控制寄器 UCTL  12.3.2  发送控制寄器 UTCTL  12.3.3  接收控制寄器 URCTL  12.3.4  波特率选择和调制控制寄器  12.3.5  USART 接收数据缓存 URXBUF  12.3.6  USART 发送数据缓存 UTXBUF  12.4  UART 模式...
类别:单片机 2013年01月12日 标签: MSP430
对CCD 航天相机在轨摄像时下传图像数据进行后期处理时,首先要解决的问题是实时可靠地记录和储数据,其中的关键技术是稳定无误地缓存高速数据流。本文介绍了一种基于“乒乓操作”思想和数据流码制转换技术的高速数据缓存系统。该系统用于空间相机地面测试系统的高速数据传输接口时,能可靠地对前级系统CCD下传的高速数据流进行无缝缓存。关键词:乒乓操作;高速数据;码制转换;无缝缓存电荷耦合器件(CCD)是一个...
类别:其他 2013年09月18日 标签: 高速数据采集系统的数据流无缝缓存技术
本文基于为嵌入式系统中接口间的数据透明传输提供缓存区的建模设计的目的,采用了分层的设计方式,通过分析并定义了在数据透明传播时所需的接口间映射关系和缓存层次分类,并结合不同数据流对于其缓存区的不同需求,从最简单的数据流需求开始逐渐增加数据流需求,最终设计出一系列不同层次的缓存模型,其中着重设计了无嵌套分块缓存及可嵌套分块缓存这两种形式的缓存模型。...
类别:其他 2018年09月03日 标签: 缓存块 有序收发 接口映射 嵌套

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心跳的节点可以计算到心跳原点的距离。当你限制了Mesh网络的“跳数”时,允许网络通过选择消息的最佳生时间(TTL)值来节省能量。 Mesh可以划分为“子网”,这些子网将大量的消息解析为不同的网络区域,从而在为拓扑增加最小维度复杂性的同时节约能源。 每个节点缓存通过它的每个消息,因此当消息淹没节点时,它知道丢弃而不是中继其缓存包含的任何消息。缓存使节点能够管理信息流,同时保持电路简单...
101次浏览 2018-11-16 RF/无线

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能力。基于32位的ARM926EJ-S TM RISC处理器MT6255精湛的加工能力,兼具高带宽结构与专用硬件支持,提供平台高性能GPRS/EDGE类12现代应用与前沿多媒体应用。 站台MT6255能够运行ARM926EJ-S TM RISC处理器416兆赫,从而提供快速数据处理能力。除了高时钟频率之外,单独的代码和数据缓存也是进一步完善整个系统效率。 大数据量的传输。高性能DMA(直接...
0次浏览 2018-11-13 信息发布

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200uA• 可靠性     ♦ 产品通过国际一流整车厂商的试验标准     ♦ CAN接口具备完备的 EMC性能保证措施     ♦ MCU 具备双看门狗监控     ♦ 关键数据双备份及数据掉电缓存     ♦...
0次浏览 2018-11-13 信息发布

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芯片。考虑下面所示这个例子:图 3  这个芯片完全以硬内核方式实现的双路ARM Cortex-A9微控制器子系统(运行时钟高达1GHz,包含浮点引擎,片上缓存,计数器,定时器等),以及种类广泛的硬内核接口功能(SPI,I2C,CAN等),还有一个硬内核的动态内控制器,所有这些组件都利用大量传统的可编程构造和大量的通用输入输出(GPIO)引脚进行了性能增强。如果需要高速、高性能的处理器,并且需要实现逻辑...
195次浏览 2018-11-12 FPGA/CPLD 标签: FPGA FPGA开发板 FPGA视频 Verliog FPGA教程

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(int number) { unsigned  int i,k; for(i=0;i<50;i++); for(k=0;k<number;k++); } void McBSP1_ini()               //初始化多通道缓存串口1为通用IO...
0次浏览 2018-11-10 【DSP】

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。FPGA控制一个外部DDR3 DRAM,后者用作无线接口所收发数据包的缓存,并且允许FPGA从DSP卸载任何低层数据协议处理和缓存管理功能。       FPGA还将负责从外部SPI Flash “导引”DSP,FPGA使用自身的SPI储器作为DSP代码来源,通过来自DSP的SPI端口的导引功能来映射引导过程。一旦代码传送完成,FPGA便允许DSP开始执行...
101次浏览 2018-11-08 【DSP】

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芯片上集成了CSMA/CD协议的媒体层(MAC)和物理层(PHY),其系统结构图如图1所示。该以太网控制器的主要功能特性如下。 (1)自适应地选择传输速率,支持10M/100Mbps。 (2) 8KB的内部储器用于接收和发送的缓存。 (3) 支持突发数据传输。 (4) 提前发送和接收功能。 (5) 支持总线8位、16位和32位的CPU访问。 该以太网控制器遵循的标准与协议为IEEE...
0次浏览 2018-11-06 【TI C2000】

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接至 DSP 数据总线的第“15”位,那么符号位从首位算起刚好位于正确的位置,这就能实现基于DMA 的传输,而且也不用再进行数据位移。 确保处理的是正确数据 现在,数据已经进入系统,数据字储在阵列中,数据大小也合适,于是开始处理数据,但没有获得预期的结果,这时需要思考到底出了什么问题。首先应该检查 DSP 的高速缓存,DMA 传输数据进入储器时是否启用高速缓存,在这...
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了 用逻辑分析仪测试多个传感器同步性的问题 你是需要确定 1、三路信号是哪个时间发生的(某时某分某秒?),2、三路信号是否是同步出来的 如果要求以上两个同时满足的话,逻辑分析仪是需要从时间开始,一直保数据,自己根据采样率,计算什么时间发生的, 需要看逻辑分析仪支持这种缓存么,,用PC的硬盘来储数据,,硬件储的容量肯定不够的,,一会就满了 如果只是分析三鹿信号是不是同时出来的,不用看是...
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,即它的集成度较低,相同容量的DRAM内可以设计为较小的体积,但是SRAM却需要很大的体积,且功耗较大。所以在主板上SRAM储器要占用一部分面积。 SRAM的速率高、性能好,它主要有如下应用: 1)CPU与主之间的高速缓存。 2)CPU内部的L1/L2或外部的L2高速缓存。 SSRAM(Synchronous SRAM)即同步静态随机存取存储器。同步是指Memory工作需要同步时钟...
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