台积电年底有望推出首款3D芯片 能耗可降低50%

2011-07-12 20:59:35来源: EEWORLD

  据台湾对外贸易发展协会(TAITRA)透露,芯片业代工巨头台积电公司可望于今年年底前推出业内首款采用3D芯片堆叠技术的半导体芯片产品。Intel则曾于今年五月份表示,他们将于今年年底前开始量产结合了三门晶体管技术(台积电计划14nm节点启用类似的Finfet技术)的芯片产品。而台积电这次推出采用3D芯片堆叠技术半导体芯片产品的时间点则与其非常靠近。

    与其它半导体厂商一样,台积电也一直在开发以穿硅互联技术(TSV)为核心的3D芯片堆叠技术。不过需要说明的是,这种技术与Intel的三门晶体管技术存在很大的区别,以TSV为核心的3D芯片堆叠技术主要在芯片的互联层做文章,通过在互联层中采用TSV技术来将各块芯片连接在一起,以达到缩小芯片总占地面积,减小芯片间信号传输距离的目的。而三门晶体管技术则是从芯片的核心部分--晶体管内部结构上进行改革。

    不过,在增加芯片单位面积内的晶体管密度方面,3D芯片堆叠技术和三门晶体管技术均能起到正面的影响作用。

    根据TAITRA的报道,3D芯片堆叠技术可以将芯片的晶体管密度等效增加到最大1000倍左右的水平,而且芯片的能耗则可降低50%左右。

    TAITRA还引用了台积电研发部门高级副总裁蒋尚义的话称,台积电一直都在与芯片封装商,以及芯片自动化设计软件开发商就改善3D芯片堆叠技术的实用性方面进行紧密合作。

 

关键字:台积电  3D芯片  能耗

编辑:鲁迪 引用地址:http://www.eeworld.com.cn/szds/2011/0712/article_2877.html
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