23亿个晶体管 处理器挑战集成度及性能极限

2009-02-19 11:14:18来源: 日经BP社

      尽管高登-E-摩尔(Gordon E. Moore)提出警告,认为“摩尔法则”无法继续有效,但微处理器的高集成度化仍在进一步发展,并为性能的提高作出重大贡献。虽然处理器内核的数量及缓存容量持续增加,但目前仍存在诸多应该解决的重要课题,其中包括芯片间的通信性能出现瓶颈、耗电量增加、以及由于软错误及缺陷造成的错误等导致的可靠性低下等。另外,芯片内的时钟及电源分配难度也很高,因此要求进一步革新电路技术。

      在“ISSCC 2009”的“Session3:Microprocessor Technology”中,共发表了8篇有关高性能处理器及相关电路技术的论文。有关处理器的论文数量受全球经济不景气的影响,较上年的20篇大幅减少,但美国英特尔却发表了3篇有关集成度及性能均创历史最高记录的新一代45nm处理器系列的论文。

      在“论文编号3.1”中,配备了8个多线程x86内核及L3缓存,采用了45nm级CMOS及9层金属布线工艺,集成了23亿个晶体管。这是ISSCC中集成度创历史最高水平的LSI。为了进行时钟分配,配备了16个PLL及8个DLL。另外,为了提高芯片间的传输速度,采用了点对点(Point To Point)的串行输入输出(I/O)链路,使速度达到了6.4GT/秒。缓存方面,强化了纠错编码技术(ECC),可纠正2bit错误,检测3bit错误,提高了可靠性。

      在“论文编号3.2”中,采用了相同的体系结构,集成8个x86内核。通过采用基于微控制器及7μm的厚膜金属布线的电源极晶体管(Power Gate Transistor),利用将待机状态内核独立切断电源的方法,削减了耗电量。涵盖了耗电量从10W以下到130W、从移动设备到服务器的大范围的应用。在“论文编号3.8”中,通过采用低漏电的工艺技术,6个内核的耗电量仅为65W。

      在日本企业发表的论文中,NEC的三维安装SoC技术备受关注(论文编号3.3)。由于人们要求在手机等移动设备的SoC上配备多种功能,因此其复杂程度提高。为了支持多功能,需要配备容量更大、构成不同的SRAM宏,因此存在芯片面积及耗电量增加的问题。NEC将SRAM作为不同芯片,利用10um间距的微型管脚在SoC芯片上进行三维安装。SRAM芯片采用开关阵列,进行动态重构,根据所需功能,重新设置了内存资源。这样,芯片面积缩小了63%,内存延迟提高了43%。可作为发挥了动态重构的特点、实现低成本及低耗电量的新型处理器技术进行评价。

关键字:ISSCC  处理器  晶体管  集成度  性能  极限

编辑:王程光 引用地址:http://www.eeworld.com.cn/qrs/2009/0219/article_1115.html
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