Intel:集成电路工艺节点缩小的五个挑战

2009-02-16 09:47:30来源: 电子工程专辑

      芯片尺寸将会在未来几年持续减小,但芯片制造商会面临一系列挑战

      在国际固态电路会议(ISSCC)上,英特尔的高级技术专家,工艺架构和集成总监Mark Bohr指出了挑战和有潜力的挑战方案,Bohr列出了32nm和之下工艺节点的五个主要的障碍,或挑战。

1. 光刻

      问题:光波长缩短的速度跟不上集成电路规模缩小速度

      目前的解决方案:“分辨率增强(Resolution-enhancement)技术,比如光学邻近校正、相移光刻掩模和沉浸式光刻技术,在32nm节点得到了采用。但即使采用了这些增强技术,布线约束,比如单向性特性,删格布线和约束线加上空间整合也不得不被逐渐的采用。”

      未来的解决方案:“双图案微影(Double-patterning)技术和计算光刻( computational lithography)也可以得到选用来应对22nm甚至是16nm工艺,最后采用深紫外光(EUV)光刻可以提供显著的光波长缩短和分辨率增强。”

2. 晶体管

      问题:氧化层泄漏(gate oxide leakage)在2000早期就阻止了传统的工艺缩小。

      目前的解决方案:“当传统缩小规模的方法失去效用时,high-k介质和金属栅极的采用显著增强了MOSFET的密度、性能和功耗效率,并提供了持续的进展。”

      未来的解决方案:“基板工程学(Substrate engineering)让晶圆中的P沟道迁移率得以增强,但对n沟道不起作用。多栅极晶体管,比如FinFET、Tri-Gate和Gate-All-Around器件改善了静电和steeper sub-threshold slopes,但在寄生电容和寄生电阻方面会受苦头。”

      “III-IV沟道材料,如Insb、InGaAs和InAs对于在低操作电压下提升开关速度很有好处,因为增加了迁移率,但在可操作的CMOS解决方案实现之前还是有很多挑战。”

3. 互连

      问题:需要新的方案来减缓电阻系数和其他问题。

      目前的解决方案:目前的工艺采用铜材料进行互连,低k和其他技术让每一代达到0.7倍的规模缩小。

      未来的解决方案:“3D芯片堆栈和TSV(through-silicon vias穿透硅互连)技术提供了更高的芯片-芯片互连密度,3D芯片堆栈的缺点是增加了采用TSV的成本,而因为硅片中有穿孔而失去了一定的硅面积,且电源传输和散热也是挑战。”

      “如果可以开发出具备成本效益的方案来在硅技术中集成光子学技术,光学互连可以解决带宽瓶颈。在芯片间采用光连接也许还很遥远,因为在这种尺寸上集成光收发器和互连接口非常困难。”

4. 嵌入存储器

      问题:在如今的设计中需要比SRAM密度更高的存储器件。

      目前的解决方案:传统的6T SRAM在目前的处理器和其他产品中得到采用。

      未来的解决方案:“除了传统的DRAM、eDRAM和flash,浮体单元(floating-body cell)、相变(phase-change)存储器和seek-and-scan probe存储器都能提供比6T SRAM更高的存储密度,但在不进行其他折衷的情况下载单晶圆逻辑工艺上集成新的存储技术会比较困难。”

5.系统集成

      问题:通过简单的采用可能实现的更小的晶体管来制造更为复杂的系统元器件还是远远不够的。

      目前的解决方案:“新一代的处理器技术提供更佳的功率效益、电源管理、并行处理、集成外围电路和SoC特性,提供多内核和多功能特性。”

      未来的解决方案:“我们在思考在电子世界进行更高集成的最好的途径,也许我们会从大自然中得到启示(比如人类大脑)。”

关键字:ISSCC  英特尔  集成电路  IC  节点  挑战

编辑:王程光 引用地址:http://www.eeworld.com.cn/news/packing/200902/article_23584.html
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