芯片工艺向32nm前进

2009-01-12 13:38:45来源: 互联网
    2008年5月24日,半导体厂商海力士(Hynix)宣布与欧洲纳米技术研究中心IMEC达成战略合作伙伴关系,共同研究32nm以及更先进的半导体生产工艺。在海力士之前,尔必达、美光、奇梦达、三星等内存巨头已纷纷与IMEC携手,开发32nm工艺。同一天,美国IBM、飞思卡尔、新加坡特许半导体、韩国三星、德国英飞凌五大半导体巨头也宣布联手进军32nm计算机芯片的设计和制造,计划用三年左右的时间设计、开发、生产下一代芯片。

    这么多业界巨擘走到一起,并不是竞争格局发生了什么本质的改变,而是因为随着半导体工艺的日益复杂化,继续改进的难度越来越大,联合开发关键技术和生产方法已成为业界的一种新趋势。在海力士与IMEC的合作中,前者致力于浮动极、氮化物存储活性、高k电介质材料等方面的研究,后者正在挑战浸没式光刻技术和极紫外光刻技术(EUV,Extreme Ultra Violet)。

挑战32nm

    对半导体业而言,实现45nm工艺已并不遥远,未来最大的挑战就是32nm,然后是22nm,乃至9nm。之前,半导体业界曾预期32nm工艺芯片能够在2009年实现,但现在已有专家发出警告,称32nm技术很可能会延迟推出,因为其设计成本居高不下,而且功耗会成为大问题。

    除此之外,芯片设计商还面临来自制造方面的挑战,首当其冲的是光刻问题。目前,领先的半导体制造商刚开始将193nm浸没式光刻技术用于45nm芯片的试产,每套浸没式光刻设备的成本接近5000万美元,未来扩充生产的代价可想而知—这还不包括采用二次制图或二次曝光技术的高昂代价。

    预计在32nm工艺中投入正式使用时,还可能采用极短波长紫外光技术(EUV,Extreme Ultra Violet)。该技术采用波长为13.5nm的紫外光,可以蚀刻出15nm以下宽度的栅极。

    进入32nm时代,新材料也将成为半导体制造业的发展重心。“在32nm节点的栅堆叠应用中,芯片制造商必须要使用高k电介质”,VLSI Research的研究人员David Lammers曾这样表示。Intel也持相同的观点:“高k和金属栅极材料的使用标志着上世纪60年代多晶硅栅极MOS晶体管推出以来,晶体管技术最重大的变革。”

争先45nm

    实现32nm需要全面的技术革新,但从65nm“进化”到45nm,只要采取“改良”的方式就能实现。在不久前结束的IEDM2007上,几乎所有领先的半导体厂商都提交了最新的进展报告。由飞思卡尔、NXP和ST组成的Crolles2 Alliance提交了一篇关于45nm低功耗平台的论文,该平台采用了浸没式光刻、低k膜和无须掩膜的应变材料。东芝、索尼和NEC电子则表示已联合开发出一种45nm的bulk-CMOS工艺技术。采用该技术制造的嵌入式SRAM原型晶体管性能比上一代工艺提高30%以上,预期在2007年底即可做好量产准备。另一个由AMD、IBM、索尼和东芝搭档的研发团队也展示了一种45nm工艺——不用损坏低k膜(k值为2.4)就可以实现化学机械法抛光。

    日本半导体厂商瑞萨也适时宣布了用于微处理器和SoC产品(片上系统)的45nm工艺。他们提出的名为CMIS的晶体管技术是一种采用金属栅极实现P MOS晶体管、传统多晶硅栅实现N MOS晶体管的混合结构。该技术最大的特点是无需对现有65nm制造工艺进行大的改动,可以降低生产成本,加快投产速度。瑞萨表示, CMIS技术在P MOS晶体管成形时采用高k材料,由氮氧化铪硅(HfSiON)构成的高k材料可通过在原先的制造工艺上添加氟离子植入并对钛氮层进行处理后生产出来。

    殊途同归,这些走出实验室的技术使得从90nm、65nm向45nm步进的道路越来越清晰。与65nm技术相比,45nm制造工艺可以将集成度提升2倍左右,并进一步缩小芯片尺寸或增加晶体管数量。这意味着在300mm圆片上可以制造出更多的管芯,从而降低成本。在节能方面,45nm工艺可降低30%的晶体管切换电源功耗,源漏-极漏电率降低到1/5, 栅氧化层漏电率降低到1/10,并大幅度提高晶体管开关速度。

工艺展望

    有人说,半导体产业的发展靠两大“轮子”驱动。一是不断缩小的芯片尺寸,0.25mm→0.18mm→0.13mm→90nm→65nm→45nm,并且向32nm进发。二是不断扩大的圆片直径,150mm→200mm→300mm,并且向450mm进发。

    保障这两个“轮子”高速平稳运转的基础是纳米电子学和新材料学近年来突飞猛进的发展。报告显示,碳纳米管可望在2010年前得到应用,这将使晶体管尺寸下降到10nm以下,由可自组装的有机分子和金属离子组成的分子电路也有望获得应用。圆片的尺寸也将更大:2012年将加大到450mm,2019年则有望达到675mm。

CPU厂商的工艺进展

    Intel目前在45nm的实践上具有明显的优势。继2006年生产出全球首款45nm的全功能 SRAM(静态随机存储器)芯片后,Intel又在2007年春季IDF大会上宣布已完成45nm处理器Penryn的样品生产。

    Intel采用高k材料代替二氧化硅作为栅极电介质,减少了由于隧道效应带来的漏电。这些高k材料包括:二氧化铪(HfO2)、二氧化钛(TiO2)和二氧化锆(ZrO2)等,它们的介电常数高于二氧化硅的3.9。高K材料电介质层的厚度为3nm,能够提供比1.2nm厚度的二氧化硅高60%的电容量,使得晶体管开关切换速度更快。此外,它还能够将漏电减少到原来的1%,有效降低了CPU的发热量。Intel采用原子层沉积法,将高K材料逐层沉积在硅基板表面并且自组装成规整的结构。

    三栅极(Tri-Gate)技术也是Intel准备应用的新技术。它革命性地改变了CMOS晶体管的结构。与传统平面上的FD-CMOS结构和非平面双栅极结构相比,它更容易制造,而且可以比标准的CMOS提供多20%的工作电流,漏电电流更小。多沟道的三栅极晶体管的表现还会更好。Intel期望将来利用该技术制备THz级的晶体管。

    虽然AMD在65nm工艺上比Intel落后了半年,但它对于未来45nm和32nm的规划已经明确:2008年中投产45nm,2010年上马32nm工艺。

    AMD方面依仗的主要技术除了NA(开口数)为1.2的浸没ArF曝光技术外,还包括相对介电常数仅为2.4的多孔质低k膜(低介电率层间绝缘膜)以及多种应变硅晶体管等。与传统ArF曝光技术相比,浸没ArF曝光技术可提高微处理器的芯片性能和生产效率。采用多孔低k膜可以减少芯片内的布线容量、关键路径的布线延迟时间以及漏电流,与原来的低k膜相比,布线延迟时间可缩短15%左右。运用多种应变硅晶体管技术,可以增加单位面积的晶体管数,同时提高晶体管性能;与未采用应变硅晶体管技术时相比,P沟道晶体管的导通电流约增大80%,N沟道晶体管的导通电流约增大24%。

关键字:工艺  32nm  45nm

编辑:冀凯 引用地址:http://www.eeworld.com.cn/news/packing/200901/article_23386.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
工艺
32nm
45nm

小广播

独家专题更多

2017东芝PCIM在线展会
2017东芝PCIM在线展会
TI车载信息娱乐系统的音视频解决方案
TI车载信息娱乐系统的音视频解决方案
汇总了TI汽车信息娱乐系统方案、优质音频解决方案、汽车娱乐系统和仪表盘参考设计相关的文档、视频等资源
迎接创新的黄金时代 无创想,不奇迹
迎接创新的黄金时代 无创想,不奇迹
​TE工程师帮助将不可能变成可能,通过技术突破,使世界更加清洁、安全和美好。

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 数字电视 安防电子 医疗电子 物联网

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved