台积电发表40纳米半导体制造工艺

2008-03-25 13:41:25来源: 与非网

  由于半导体制造工艺改进风险较大,不少厂商都会在大幅跨越之间推出一代过渡性工艺,比如90nm和65nm之间的80nm、65nm和45nm之间的55nm等。这些我们通常都称之为“半代工艺节点(Half Node)”。

  晶圆代工巨头台积电昨天即宣布推出它的首项40nm半代工艺,包括嵌入式DRAM、混合信号、RF及常规原型服务,旨在支持性能驱动通用型技术及高功效低功耗半导体制造技术。新一代工艺技术包含了一个完整的设计服务套件和一个设计生态系统,后者涵盖了经过验证的第三方IP、第三方EDA工具、TSMC SPICE模型以及制造IP。

  台积电的40nm工艺技术的主要优势包括:

芯片门密度是65nm工艺技术的2.35倍;
有功功率较45nm工艺减少幅度达15%;
据称SRAM单元尺寸及宏尺寸为业界最小;
可提供通用低功率型工艺,满足广泛的产品应用之需;
目前已有数十个客户项目在设计中;
可利用已展开的MPW(多晶圆项目)服务提供频繁而定期的Cybershuttle服务。
       
  第一批晶圆预计今年第二季投产。

  台积电将在2009年晚些时候进军32nm,与Intel几乎同时。

 

关键字:过度  驱动  通用  套件  生态  系统  模型  制造

编辑:汤宏琳 引用地址:http://www.eeworld.com.cn/news/packing/200803/article_18460.html
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