赛灵思65nm高端FPGA量产给嵌入式设计产业带来了什么?

2007-07-11 08:54:47来源: 电子工程专辑

近日,赛灵思举办了一系列活动来庆祝其65nm Virtex-5 FPGA实现量产。自2006年5月15日推出65nm Virtex-5 FPGA平台以来,该公司已向市场发售了基于三款平台(LX、LXT和SXT)的13种器件。其中两款LX50和LX50T目前可量产供货,其它型号很快就可进入量产。

“在从推出样片到量产的一年里,赛灵思在高低温测试、ESD保护以及开发工具、参考设计等方面做了大量工作。”赛灵思亚太区Virtex解决方案高级市场经理邹志雄表示。不过,虽然他强调“量产的FPGA意味着客户现在可以放心地大量采用65nm FPGA进行整机产品制造。”但业内分析人士认为:65nm FPGA量产给嵌入式设计产业带来的不仅仅是几款FPGA,更是设计理念和方法学方面的革新。

65nm、45nm工艺扼杀了谁?

回顾90nm,65nm工艺节点半导体芯片量产情况,我们发现一个有趣的现象:在2005年90nm工艺大规模应用的时候,有众多的公司宣布采用90nm工艺量产其产品,这些公司包括英特尔、AMD、TI、NXP、Freescale、IBM、ATI、NEC、三星、赛灵思、Altera等,而在今年,我们看到,在宣布采用65nm工艺量产的公司名单中,仅有英特尔、AMD、IBM、三星和赛灵思等寥寥几个公司了。

针对这个现象,赛灵思公司亚太区销售副总裁余养佳解释道:“在工艺技术向65nm和45nm等更高节点演进中,芯片开发成本高的惊人,只有那些能在众多客户和设计间分摊成本的芯片企业才能承担越来越昂贵的芯片制造和设计费用。”他透露,65nm芯片的开模费达到了400万美元,而将来45nm芯片的开模费更会高达900万美元。而且,相比于开模费,更先进工艺的研发费用会更高,比如设计45nm芯片时芯片厂商需投入的研发费用达2-5亿美元。这些巨额的投入使得ASIC厂商,甚至是ASSP厂商都无力支持。以65nm工艺来说,一个ASSP/ASIC厂商需要至少一亿美元才能保本,这对那些ASIC/ASSP厂商来说无疑是非常大的挑战。

而这对FPGA厂商来说则是一种优势。 “可编程器件,由于其工艺特点和商业模式,实际上是让众多的客户和FPGA厂商一起来承担这些巨额的研发费用。例如赛灵思有2万多客户,大家共同分摊45nm的2亿美元成本,这样实际上每个公司仅需承担1万美元,无疑九分担了风险。”赛灵思亚太区高端产品市场经理梁晓明补充道:“这和ASIC/ASSP的模式有很大的不同。ASIC/ASSP需要通过一家或几家公司来承担高额的设计费用和开模费用,所以风险更大。”由此看来,未来半导体技术的发展,不但要解决工艺技术的难题,更要解决商业模式上的挑战的,在这点上,赛灵思等可编程器件厂商已经在探索商业模式方面走出了困境。

余养佳透露到2008年左右,赛灵思就要推出45nm的FPGA产品,而且这个产品采用了创新的设计,可以将闪存、嵌入式处理器等其他器件整合进来,实现混合工艺与混合电压,让FPGA 变成一块“虚拟母板”,工程师可以直接进行混合信号的设计。所以,我们可以大胆地预测,在45nm工艺时代,随着成本的大幅度降低和性能迅速提升,可编程器件将在嵌入式设计领域担纲重要的角色。目前,很多人还认为FPGA只适合做原型开发,其实这个观念该转变了。古人云“工欲善其事,必先利其器”,嵌入式设计工程师应当善用利“器”来解决自己面临的设计挑战。

可编程器件“化蛹成蝶”

从上世纪70年代第一款可编程器件诞生到现在,可编程器件已经走过了近30年的历程。在这30年的发展中,可编程逻辑器件也从最初担任胶合逻辑的角色蜕变成可编程系统平台。以赛灵思的Virtex-5 SXT为例,该器件内有640个DSP slice,可以实现每秒3,520亿次乘法累积运算!而且总体功耗低于10W!这让我们真正体会到了高密度数字信号处理的应用前景!

目前,嵌入式设计已经从MCU时代进入DSP时代,各种海量数据需要高性能的数字信号处理器来完成。未来,一些激动人心的应用如软件定义无线电(SDR)、高清晰视频、智能IP监控、驾驶员助手等都需要由高性能数字处理器来完成海量数据的处理。例如,1992年,当SDR刚提出的时候,有人计算过如果需要每采样点100次操作,对于一个系统带宽为10MHz的系统,采样频率要大于25MHz,这就需要2,500MIPS的运算能力,由于当时DSP性能的因素,实现SDR还停留在理论阶段。但是近两年来,随着FPGA在DSP性能上的提升,SDR已经实现了商用,已有公司推出了基于赛灵思和Altera公司FPGA的软件无线电产品,对于这样的飞跃,FPGA起到了关键的作用。

当然,通用DSP依然有旺盛的生命力,而且自身也在发展,TI已经宣布未来要推出100核的DSP产品,也在开发ASIC+DSP的SoC产品来应对设计挑战。赛灵思公司中国区运营总经理吴晓东也指出:“在需要并行计算的领域,FPGA有自己的优势。但是在需要符号处理的领域,DSP也有自己的优势,所以DSP和FPGA会互相补充。”目前,在一些3G和WiMAX基站设计中,基本都采用了DSP+FPGA的模式。

邹志雄透露,赛灵思正在规划新的Virtex产品,该产品除采用新的工艺外,还有激动人心的新技术,会给嵌入式设计者带来更多的惊喜。

如何利用FPGA“利器”?

有人指出FPGA的设计门槛太高,需要懂IC设计的人才能进行开发。针对这点,邹志雄表示赛灵思已和第三方合作伙伴一起对FPGA设计工具进行优化,可以让设计者以图形化的方式进行开发。另外,赛灵思2006年还在深圳成立了亚太区通用产品部,该部总监张宇清表示成立这个部门的目的就是帮助客户一起开发应用。

赛灵思有非常全面设计工具,分别用于逻辑设计、嵌入式系统设计以及DSP 设计。在逻辑设计的设计输入方面,赛灵思支持当今最流行的设计采集方法,包括HDL和原理图输入、IP核集成,并为重复利用设计者的IP提供强大的技术支持;在综合方面,赛灵思利用硬件描述语言(HDL)设计定义,并通过领先的第三方工具集成与赛灵思自己的XST工具生成了针对客户目标芯片的逻辑与物理描述。

赛灵思平台 FPGA目前可提供Power PC硬核和MicroBlaze软核两种形式内核用于嵌入式处理。其中MicroBlaze处理器是采用RISC架构和哈佛结构的独立32位指令和数据总线,可以全速度执行存储在片上存储器和外部存储器中的程序并访问其中的数据。近日,在日立国际电气(Hitachi Kokusai Electric)公司生产的KP系列工业相机中,就选用了赛灵思的65nm Virtex-5 LX FPGA器件,利用了32位MicroBlaze软处理器来支持高性能图像处理功能。邹志雄表示,这些软核都是免费授权给客户使用的。

在FPGA XtremeDSP设计流程的每个阶段,DSP 设计工具综述可以根据客户经验及首选的设计环境选择最佳的工具套件。除此之外,邹志雄表示,赛灵思年初推出的ISE 9.1i版专门针对业界当前面临的主要设计挑战进行了优化,这些挑战包括时序收敛、设计人员生产力和产品功耗。在ISE 9.1i中,新采用了SmartCompile技术,可在确保设计中未变更部分实施结果的同时,将硬件实现的速度再提高6倍;同时,ISE 9.1i还优化了其最新65nm Virtex-5平台独特的ExpressFabric技术;对于功耗敏感的应用,ISE 9.1i更是能把动态功耗平均降低10%。

邹志雄透露,Virtex-5从工程样片到量产的这一年里,赛灵思在设计工具、协议开发套件、通用开发板以及IP和参考设计方面积累了大量案例,仅就V5的开发板就有16种之多,力求为用户开发提供更大的便利。

关键字:Virtex-5  DSP  数字

编辑: 引用地址:http://www.eeworld.com.cn/news/fpgaandcpld/200707/14615.html
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