意法半导体在2007 ISSCC大会上发布涵盖多种领域的创新成果

2007-02-13 17:07:39来源: 电子工程世界

  世界领先的半导体创新公司频频出现在全球半导体业最负盛名的论坛上

中国,2007年2月12日 — 世界半导体业最富创新力的公司之一的意法半导体(纽约证券交易所:STM)将出席2007年2月11-15日加州旧金山国际固态电子电路会议的九个研讨会,ST提交的论文将涉及多个技术应用领域,从在无线连接、存储器、射频模块、基带信号和传感器等领域取得的具体进步,到对纳米时代半导体产业需求的概述。

紧扣“IC设计的四维”的大会主题,意法半导体的Crolles2联盟负责人Hartmann将在大会开幕这一天宣读一篇题目为《走向新的纳米电子宇宙学》的特邀论文。这篇论文将审视未来产品进一步微型化和通用可制造性设计(GDfM)概念所固有的种种挑战,通用可制造性设计概念要求把物理、电学、机械和过程的建模和仿真紧密地结合在一起,即新的纳米电子宇宙学的四维。

在射频模块研究会上,ST与卡塔尼亚大学将介绍一个采用0.25μm制造工艺的2V CMOS功率放大器,这个GSM功放芯片输出功率3W,功率附加效率(PAE)达到55%。芯片内置一个回路失配保护机制,功率放大器在全程输出范围内支持20:1的负荷VSWR(电压驻波比)。通过减少回路响应中的低频极点的数量,该电路可实现速度更快的保护锁相。ST和Pavia大学还将介绍一个创新的3.2到7.3GHz的磁调正交振荡器。因为在低功率条件下频谱纯度很高,正交振荡器被广泛用于窄带无线通信应用。宽带应用目前采用双振荡器,但是,本文描述的振荡器采用一个基于变压器磁场控制的调频方法,允许在一个宽广的范围内连续改变频率。

在基带信号处理研讨会上,由ST、CEA-LETI、法国电信研发中心和Mitsubitshi Electric ITE-TCL合作的论文将描述一个集成基带处理架构的FAUST芯片,该架构的特点是知识产权模块通过一个异步片上网络(NoC)相互通信,这个分布式模块化结构有助于物理实现和电源管理。这个20个节点的片上网络是采用0.13μm CMOS技术实现的,而且满足电信系统的100Mb/s需求只需79.5mm。

在主题为邻近数据和功率传送的研讨会上,ST、意大利Bologna大学和柏林弗劳恩霍夫IZM组成的研究小组将展示一个通过容性互连电路提供三维(3D)片对片数据传输的单向和双向异步发射和接收电路。基于电容耦合的3D非接触式数据通信是一项前景非常好的技术,能够很好地解决当前系统芯片因为电路互连问题而受到的制约。本篇论文提出的通信解决方案的单位面积数据传输速率高于22Mb/s/μm2 ,功耗低于80μW/Gb/s,这是当前的解决方案无法达到的。

传感器与MEMS研讨会上,一篇由ST、Lecce大学、Pavia大学和意大利研究协会CNR-IMM合著的论文将论述一个完整的CMOS集成微系统,用于检测地球磁场的方向(全量程数值大约是60μT)。该系统在测量角度上实现4°精度,提供一个数字输出。在±60μT范围内,系统响应呈线性,全量程最大非线性误差大约是3%。

在模拟器件和电源管理技术研讨会上,ST和意大利Brescia大学将发布一个新的非易失性存储器电荷泵架构。与当今最先进的架构相比,ST的电荷泵的主要优点是消除了电压阈值降,兼容低压器件和高频时钟信号,功率效率更高,无需在标准CMOS制造工艺中引入高压晶体管。

在无线系统发展趋势研讨会上,一篇由ST研究人员和法国IEMN/ISEN, Lille合著的论文将论述一个含有倒装片安装的BAW(声体波)谐振器的2GHz 0.25μm SiGe BiCMOS振荡器。这个电路在100kHz载波偏差时实现相噪-124dBc/Hz,同时在一个占位面积0.043mm2的IC中,功耗仅为12mW。

在非易失性存储器研讨会上,ST将宣布一个采用65nm技术的基于时间域电压上升读概念的1.8V 1Gb 2b/单元NOR闪存。编程方法、架构和算法使编程速度达到2.25MB/s,同时读机制实现70ns随机存取时间,通过DDR接口的读吞吐量达到400MB/s。这个创新电路使NOR闪存的读写速度达到空前水平,如此高的吞吐量特别适合无线应用。

关键字:存储  射频  基带  传感

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