存储器将向着多核架构方向发展

2008-01-23 11:02:37来源: 电子工程专辑

  在21世纪中,微处理器制造商不再依赖于持续缩小的设计规则,而是利用多核实现并行计算。然而,存储器芯片架构却并未跟进,据从事密码破解的研究人员称,他们已经创造了一种面向21世纪的存储器芯片架构,这种架构利用并行方法实现与多核微处理器的配合,从而并发访问多颗存储器芯片。

  “我的设计广泛借用了来自当今现代多核CPU的技术,”Joseph Ashwood说道。他是位于加州Gilroy的一位独立安全密码专家,在2001年前他曾任位于加州Santa Clara的Arcot Systems公司的主任密码专家。“利用并发技术的发展,我的存储器架构具有一些与光纤通道一样的功能。”

  据Ashwood透露,他的架构在存储器芯片上给位单元提供并行访问的能力,这种架构能够被应用于任何存储器芯片的位元,从而打破了限制非易失性存储媒介—像闪存—的瓶颈。Ashwood的存储器架构是通过在一颗芯片上把智能控制器电路集成在存储器阵列旁边来实现的,从而为存储器阵列提供几百个并发过程来并行访问存储器,因此,提高了吞吐量并进一步缩短了访问时间。

  “我们采取新方法来集成存储器,其中,若干新单元借用了我在密码学方面的经验。我基本上采用非常深奥的密码编码技术来创建存储器架构,从而得到非常快速以及紧凑的、独一无二的新设计。创建这些新单元获得了许多好处,特别是在并发访问能力上,让几百个存储器能够同时工作,”Ashwood说道。

  “例如,与DDR相比,我的架构深入到芯片内部,并识别位元是如何被访问的,因此,更有效率地利用了位元,”他补充说,“传输率更快,例如,目前DDR II DRAM每秒仅仅达到12GB的速率,而我们的架构当采用闪存时能够每秒传输16GB,并且与PRAM或任何其它非易失性半导体存储器单元兼容。”

  听起来不错,真的吗?当Ashwood描绘许可这一技术时,位于纽约的J.L. Associates的创始人JoAnne Leff考虑也是这个问题,因此,她把设计送往卡内基梅隆大学做确认。

  “我们持怀疑态度,当然,卡内基梅隆大学向我们证实说,Ashwood的存储器架构确实在存储器设计上取得了突破,”Leff说,“现在,我们想把它许可给涉及这一技术的应用的所有主要玩家,不仅仅要改善每一个存储器芯片的性能,而且要让用户快速、并行地访问固体驱动器。”卡内基梅隆大学为J.L. Associates做的评价称,利用非易失性存储器芯片的固体驱动器是一种特别好的应用,而Ashwood的存储器架构通过改善现在以及将来的性能可使非易失性存储器—如闪存—市场焕发新生,因为扩展到更大的容量会提供并发访问能力。

  “这种新技术使得在单一非易失性芯片上实现并行数据存储以及访问成为可能。由这种技术创建的可扩展性提供了较高的访问速度,并在单一芯片水平上以较高的存储容量存储数据。利用片上电源管理,该技术真正使需要为不同的高容量非易失性存储器件提供片上高速数据传输的应用成为可能,”卡内基梅隆大学在评价中说,“许多人—如Gordon Bell—已经预测到2015年,诸如PDA和蜂窝电话这样的设备将需要采用至少1TB的非易失性存储容量。这种存储器技术发明为满足那个要求提供了一种解决方案。”

  然而,Ashwood承认,他的存储器架构存在两个缺点。首先,它仍然仅仅是一种基于页面访问方式的设计。他计划与获得许可的人一道,在他们的存储器阵列上实现这一设计,但是,迄今为止,仅仅完成了一次软件仿真。

  “我已经充分地开发了这种存储器芯片架构,并且我已经运行了软件仿真来验证那是管用的,但是,迄今为止,我尚未完成电信号层面的仿真,那类细节取决于最终获得该技术许可的人。”

  第二个缺点在于,Ashwood存储器架构的并行访问开销稍微放慢了对各个存储器单元的存储器访问时间,但是,这种缺点被它的许多并行访问通道弥补了,Ashwood说道。“例如,如果NAND闪存芯片目前具有20-50纳秒的访问时间,加上我的架构会把访问时间增加到50-70纳秒,”他说。“但是,要记住,在那段时间期间,可以并发进行100次或更多其它存储器检索操作,从而把有效访问时间缩短为每次检索仅仅为几纳秒。”

  去年底,Ashwood为他的存储器架构申请了专利,但是,芯片制造商可以在专利被授予之前实现其设计,于是,他选择把大多数架构保密,直到明年改专利被授予为止。“这种架构是如此易于实现,以至于芯片制造商可以在少至三个月的时间内推出可工作的原型,”Ashwood说道。然而,Ashwood已经透露了其功能的主要轮廓—改造存储器层次以实现对芯片数据的并行访问,他还描述了它的特点并与DRAM以及硬盘做了性能比较。

  “在传统的存储器架构中,存储阵列添加的位元越多,性能退化越大;而在我们的存储器架构中,性能随着位元的增加而提高,”Ashwood表示,“例如,因为采用了我们的存储器架构的缩放方式,如果你把我们的存储器芯片的容量加倍,那么,其速度也比以前增加一倍。”开销是低的,根据Ashwood透露,存储器芯片的裸片面积仅仅增加大约3%。

  “现有的闪存单元已经非常稠密,它们应该能够在小于1立方英寸的体积内容纳1TB的数据,”Ashwood说道,“问题在于,它们的良率会下降到30%,而速度仅仅为32MB/s。利用我们的技术,相同的闪存单元容许获得最高90%的良率以及每秒16亿字节的速率。”

  如果利用具有多闪存芯片的Ashwood存储器架构,使之配置为固体盘(SSD),那么,面积就不是增加3%。每一块存储芯片的裸片面积可能实际上比现在要小,因为对SSD的访问电路—在驱动器上—对所有存储器芯片均是通用的,他说。

  利用这种存储器架构,也将增加驱动器的寿命,Ashwood表示。闪存单元在烧毁以前仅仅能够承受大约10万次烧录。通过在页面重新分配中提供更大的灵活性,他说,Ashwood存储器架构能够把驱动器的寿命提高大约500倍。

关键字:架构  阵列  并行  传输  闪存  容量  性能

编辑:汤宏琳 引用地址:http://www.eeworld.com.cn/news/embed/200801/article_17697.html
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