全方位解析便携式产品中的NAND闪存

2007-11-16 08:36:16来源: 电子工程专辑

随着苹果iPod的继续大红大紫,NAND闪存已经成为便携式和消费电子产品固态存储产品领域的闪亮新星。

NAND闪存在过去三四年间价格的急剧下降(约每年下降50%),是使之实现如此广泛推广和普及的原因,也给它带来了和磁带、CD和磁盘等传统存储媒介相比的竞争优势。除了低成本,它的防振动性能也比CD或硬盘好,并具有当今大多数消费电子产品所需的小外形,也能和固态电子系统、MPU或APU和模拟电路中的其它部分保持更好的系统一致性。闪存不需要任何机械部件和读取传感器来跟踪盘上的位置。但它的一个劣势在于,在如今这个节能意识很强的时代,它的功耗太高了 - 无论是运行功耗还是待机功耗。

尽管有了这些优点,而且成本也很低,NAND闪存仍然需要继续努力,来说服用户它的性能比其它存储产品更好。

由于用于读写氧化层存储电荷的部件会损耗,单层单元(SLC)和多层单元(MLC)成为大部分闪存用户关心的问题。如果需要无限读取,NAND闪存显然派不上用场。如果需要10万次读取,可以选择单层单元方案。但如果需要3000-10000次读取次数,NAND闪存才是更好的选择。

用户和系统设计者关注的其它问题,是NAND闪存无法随意读取数据、延迟过长和读取速度太慢,这些都造成了设计障碍,并增加了系统复杂性。有些产品需要更好的性能,而必须采用NOR闪存、DRAM或HS SRAM或HDD、磁带或CD。

另外,NAND产品在业界没有实现互用性,缺少一个厂商特有规范和其它特征标准。这使得控制器的设计变得非常困难,尤其是当用户想要实现多源,需要一个有关下一代标准、产品和未来产品性能的发展路线图时。尽管开放式NAND闪存接口联盟已经实现了真正的进步,但东芝、三星和SanDisk等NAND厂商们,目前还无法确定这条“快速标准化”道路是会给他们带来最终的胜利还是灭亡。

目前的形势还不明了,NAND厂商必须一致确定一个标准路线图,开展更多的工作,来根据可行的NAND规范规划未来的产品,并设计出功能不仅是NAND控制器那么简单的闪存控制器。

但是,这些空白也在不断被填补,比如在今年由Denali Software举行的MemCon展会上,就有30多家公司展示了以NAND闪存为重点的闪存发展趋势和闪存产品。尤其是英特尔和三星两家公司,在改进用于各种产品的NAND闪存的性能上投入了很多技术力量,并在闪存功耗、故障率(HDD和闪存)、防振性能(HDD和闪存)、闪存和HDD初次存取及稳态带宽等方面通报了不错的研究结果,还紧跟市场形势,增强了其NAND产品的成本优势。在选择NAND闪存和其它方案时,需要考虑到产品生命周期内的总体拥有成本。

2006年的技术和销售问题已经解决了,而随着制程从70纳米扩展到50纳米,随着MLC成为主要存储技术方案(而且四位单元已经开始出现了),以及Saifun和Spansion的NROM技术的日益普及,还有很多新问题必须搞清楚。NAND闪存技术改进带来的性能和可靠性的改变,不论是好是坏,都必须得到很好的理解,并告知市场上的用户和潜在用户。下面的细节可以让我们了解如何设计一个适合某应用的最佳方案。

闪存设备的厂家不同,其产品的特征也有很多不同,有些也彼此不兼容。

它们的指令序列(例如,读取缓存)、指令值和地址周期都是不同的。有些产品有多重平面和不同的指令集以及回拷贝指令序列,用于单平面和多平面设备,而且,块位置信息、ID、位置和输出管脚变数都不一样。这些仅仅是不同产品之间众多问题中的一小部分。

在使用SLC产品时,从NAND中启动是很简单的。设备厂商现在仍然支持已经广为人知的启动区块,这表示他们可以担保所有0区块中的位数都是良好的。对于MLC产品也是一样的,但是你永远不能预测什么时候读取过程会被中断,所以在启动时需要采用某种形式的纠错码(ECC)。当然,将来某些厂家也有可能不支持这些区块。如果真的出现这种情况,就更难支持启动了,而且需要额外的电路来允许ECC纠错,还需要一个多级启动程序。在这里,大部分产品中并不需要的另外一个关键因素就是NAND产品的整个空间。

利用多重图象是一个不错的方法,因为它可以满足多个目的,第一就是将好代码保持在闪存阵列中,第二就是让ECC检测变得更加简单,因为纠错过程需要更多周期,因此正确的检测方法可以让启动更简单。如果你有硬件ECC检测和纠错,那么在加载第一个图象时,就可以进行纠错,而且只在待纠正位数超过可纠正限值时,才需要后备图象。

在决定纠错时,需要考虑多个因素,包括你的产品和应用所需的NAND种类、页面冗余阵列、文件系统的过空和纠错位数。可纠错位数必须越高越好。如果采用一个多位纠错算法,比如BCH或RS (Reed Solomon)编码,ECC所需时间的变化不会很大。而如果选择了一个Hamming、BCH或RS编码,就需要考虑进行检测和纠错的延迟和周期数。当使用一个Hamming编码时,一般都是实时完成的,因此一般不需要额外的缓冲。对于BCH和RS编码,情况则会由于配置不同而大相径庭,比如进行纠错时所需周期数可能会在300到6000个之间。在选择你的应用所需的正确的缓冲方案时,你还需要考虑带宽以及在某个特定时间会被传输的扇区数。Denali如今在提供一个ECC方案,可以面向你的应用进行配置,让用户能自由选择检测、纠错和周期数量。

在选择适合应用的某个方案时,需要考虑多个闪存控制器方案。一个完全灵活的设计,大多数情况下是一个软件方案,目的在于将适应闪存厂商变更和要求的能力最大化。在这种应用中可以采用非智能控制器,但是,这种控制器将NAND工作的负荷加到了软件上。这是能适合很多应用的一个通用方案,但要开发出LLD(低级驱动器),却需要付出很多工作。LLD一般需要面向每个设备或多个设备优化,而且,处理器需要执行比一个混合式或硬件式方案更多的编码。

混合式设计则将更多智能添加到了硬件寄存器传输级(RTL),目的在于提高性能,减少处理器过空和软件开发以及验证。这一方法不需要开发低级驱动器(LLD),而且在很多情况能支持多个供应商的产品,而且指令状态机设计得也很好。在当今的设计中,SW交互有限的硬件方案并不很常见。但是,面向支持有限的或者单设备支持,这个方法却能提供最高的带宽。

这里的软件包括三个部分:(a)虚拟闪存稳健系统(VFFS) - 作为对接RTOS或操作系统(OS)的接口;(b):闪存翻译层(FTL) - 软件堆栈中最重要的部分之一,闪存设备的所有控制在此完成,特殊应用所需的子程序也在该层;(c):LLC - 即面向控制器的硬件抽象层,而且,有时闪存指令处理也在这一层。从图2可以看出,由系统架构看来,LLD显然可以更大一些。在选择一个处理器时,LLD的费用需要考虑在内,就像在FTL中所用的耗损均衡和区块管理。这个费用会非常大,而且会影响功耗、时钟率、性能和启动。

在一个典型的控制器中,LLD通过编程I/O (PIO)来移动数据,即由FW来移动。在这里,数据率会受到时钟率限制,但是当加进一个数据DMA时,瓶颈就可以消除了。换句话说,要将闪存数据读进区块缓存(第一步),就必须采用ECC,然后将页面数据拷贝到主存储器(第二步)。数据DMA可以加速第一个步骤,但第二个步骤还是PIO。

因此,在使用一个没有DMA的架构时,就会直接从处理器速度(时钟率)受益,所以,时钟率更高就更好。固件费用是常常有的。从FTL被呼叫到第一个数据字被传输(此数据一般被成为“CMD-DRQ”时间)的这个过程里,就是FW接受指令、分析指令并进行映射、闪存控制和ECC纠错的时间。我们在Denali Software公司的测试已经在去年完成了,通过测试发现,相比于闪存访问时间和传输率,指令执行时间是可以忽视的。

我们的测试结果显示,现有的PIO控制器设计意味着要一个快速uP时钟率来实现较好的带宽。DMA控制器设计则意味着低功耗应用只需要较慢的uP时钟率。

关键字:控制  制程  周期  指令

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