评论:“开放”不仅仅是个词

2008-01-16 12:41:26来源: 电子工程世界网 汤宏琳编译

  许多EDA厂商发布新品的策略就是呼吁该技术“开放”。如OpenVera、开放MAST、开放硅模型、开放SystemC等技术可以跃然脑海。

  不幸的是,“开放性”是一个含糊的词,不少技术所谓的开放往往由于受到法律的阻碍而难以实现真正的开放。EDA工程师可能想到的Cadence和Mentor Graphics最新“开放验证方法(OVM)”是仅有的不同。

  OVM是一个真正开放SystemVerilog库和方法论的软件包,它可以突破Cadence或Mentor限制而免费使用。这个真正的开放和底层技术将极大的帮助SystemVerilog实现其最初的承诺。

  如果想了解OVM的开放性对整个产业的影响,就要考虑到EDA初创公司的想法,他们需要有革命性的功能验证。因为使用了OVM,这些公司并不需要彻底改造SystemVerilog机制,而是能将OVM作为一个没有任何限制的产品开发工具,即使它的新品将直接与Cadence和Mentor的验证产品竞争。这将有利于新EDA技术的引入并对整个产业是有好处的,允许验证初创公司集中精力在他们的核心技术上。

  与此类似,一个系统或者半导体公司的内部CAD小组可以用商业的SystemVerilog解决方案代替发展其内部工具或者库。但是,因为SoC设计往往需要在多抽象层次上编写复杂模块,以及使用多种语言编写模块,所以基于商业的SystemVerilog解决方案对公司的定制是必要的。

  OVM允许这样的CAD小组自由调整供应商提供的OVM类库和方法以满足其公司的具体需求。通过使用OVM,这个公司将能够从内部和外部同时分配由这个微调而来的源代码,得到一个综合的最佳解决方案:一个健全的商业解决方案可以自由扩展和再分配,以解决不断变化的设计和验证问题。

  依靠单一EDA厂商的用户公司高管将会高兴的发现OVM在两到三家主要EDA厂商IEEE 1800 SystemVerilog支持平台上支持无缝互用性。这些高管将不再被强迫去在三个基础类库和方法论不相容机制中做出选择,但是现在可以选择一个支持占世界2/3的仿真工具的解决方案。如果Synopsys决定接受OVM,这个比例可以上升到将近100%。

  在SystemVerilog方法领域OVM的开放性与其相互竞争的封闭性形成了鲜明的对比。在这个规定中,很难找到任何授权许可。甚至三个条文使用”你可能不...”开头。接着第四条条文提醒了被许可者他们的许可将被立刻终止如果有任何侵犯前款条件的情况。也正是这类反公开表示,阻碍了ystemVerilog实现其原有的承诺。

  相比之下,OVM注册的Apache 2.0许可协议,提到了在一些参考情况下会终止许可:一个被许可人制定了危害其他被许可人的专利进程。换句话说,许可终止仅仅当其他被许可人试图限制授权条款时产生。在另一情况下,OVM的被许可人希望不用通知Mentor或Cadence而使用产品,只要保留所有版权宣告和所有衍生工作在统一的开放许可下分配。

  目前对“开放性疲劳”的已经渗入到产业,但这是因为“开放”这个词经常应用于产品和组织,但他们远远没有开放。令人高兴的是,这不是OVM的状况,两个商业竞争者为了整体产业的利益联合提供了一个完全开放的解决方案。这种强劲的、可互操作的SystemVerilog解决方案的引入是否会帮助实现这种语言的原始承诺么?

  情况是显而易见的。

关键字:软件包  功能  验证  开发  工具  设计

编辑:汤宏琳 引用地址:http://www.eeworld.com.cn/news/eda/200801/article_17648.html
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