Tensilica设计流程支持Cadence公司Encounter RTL Compiler工具

2007-07-04 16:10:21来源: 电子工程世界
美国加州SANTA CLARA 2007年7月4日讯 –全球电子设计创新领域领导者Cadence Design Systems公司联合全球领先的高性能标准和可扩展处理器IP核提供商Tensilica公司共同宣布,Tensilica在支持其钻石系列和Xtensa IP核的CAD流程中开始支持Cadence公司Encounter RTL Compiler进行全局综合。Encounter RTL Compiler的全局综合功能使Tensilica的客户能够利用Tensilica公司IP核设计出更小、更快且更低功耗的微处理器产品。

作为Cadence OpenChoice IP计划成员之一,Tensilica结合Encounter RTL Compiler和其市场领先的IP核处理器,采用自上向下的方法,通过多目标综合以创造出时序面积功耗都优化的设计。

Tensilica身为移动多媒体(音频和视频)领域领先的IP核提供商,提供当今市场上最宽产品线的处理器IP核产品,包括现货可供应的钻石标准系列和设计工程师完全可配置的Xtensa处理器IP核系列。所有Tensilica处理器IP核都拥有与之相配合的软件开发工具环境。

Tensilica公司总裁兼CEO Chris Rowen表示,“Tensilica公司深感荣幸能够为客户提供Cadence的综合解决方案。令我们印象最深的是Encounter RTL Compiler易于安装和使用。使用Encounter技术的Tensilica公司客户现在可以使用优化的综合方法来达到SoC设计中功耗-面积的最佳权衡。”

凭借RTL Compiler多目标优化特性,客户可在面积、速度和性能方面取得显著优势。在测试中,Tensilica公司的速度和单元面积分别降低10%和5%。RTL Compiler的全局综合方案改善了性能、减小了芯片面积、降低了功耗并加快了布局布线的设计收敛时间。
Cadence公司产业联盟高级副总裁Jan Willis表示,“在一个相当竞争性市场中,Encounter RTL Compiler在我们IP合作伙伴提高其芯片产品质量的工作中起着重要作用。我们很高兴和Tensilica合作,共同帮助客户设计出质量更好、性能更优和功耗更低的产品。”

XL和GXL产品包中已包括带全局综合功能的RTL Compiler来满足客户设计和成本目标。这项关键技术是Candence Encounter数字IC设计平台的一部分和Cadence逻辑设计团队解决方案的一个组件。

关键字:时序  面积  配置  软件

编辑: 引用地址:http://www.eeworld.com.cn/news/eda/200707/14534.html
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