瑞萨科技开发出片上SOI SRAM前瞻技术 可实现32纳米及以上工艺

2007-06-28 14:39:06来源: 电子工程世界

--利用晶体管衬底(基体)电位的独立控制改善运行容限的技术—

2007年6月12日,瑞萨科技(Renesas Technology Corp.)宣布,开发出一种可在32 nm(纳米)及以上工艺有效实现SRAM的技术,以用于集成在微处理器或SoC(系统级芯片)的片上SRAM中。

新开发的技术采用SOI(绝缘硅)技术(注1),可独立控制基体电位,也就是构成SRAM的晶体管的三种衬底部分,从而显著扩展SRAM的运行容限。

对采用这一技术的65 nm CMOS工艺的2Mb SRAM实验制造和评估证实,与没有使用该技术的器件相比,工作下限电压可提高大约100mV。此外,读取容限(静态噪声容限:SNM(注2))——SRAM运行容限指标——可改善大约16%,写入容限的改善大约为20%,同时晶体管的电气特性变化可有大约19%的下降。

SNM可随工艺的优化而下降。不过,在32 nm和22 nm工艺仿真方面,已证实与没有采用这一技术的器件相比,32 nm SNM大约改善了27%,22 nm大约为49%,这相当于实现了等于65 nm工艺水平的SNM。因此可以说,这一技术履行了实现32 nm及以上工艺SRAM的承诺。

瑞萨已经在2007年6月12日于京都举行的2007超大规模集成电路技术专题研讨会(2007 Symposium on VLSI Technology)上宣布了这些结果。

<背景>

随着计算方法的普及,各种产品不断增加的功能和性能需要更低的功耗。为了开发这类产品,会采用更加精细的工艺,作为其心脏的微处理器和SoC已变得越来越快,集成度越来越高。不过,随着工艺变得更加精细,制造变化也变得越来越大,进而导致了晶体管电气特性变化增多。而且,门限电压的变化——晶体管导通或关断的边线电压——可减少运行容限,对电路工作产生不利的影响。因此,随着工艺变得更加精细,业界正在努力研发以消除这样的变化。不过,采用32 nm及以上工艺,预计将会产生一个非常严重的问题:由于变化所产生的、降低的运行容限对电路操作造成了影响,人们正在关注进一步的技术发展。

<技术细节>

面对这个背景,瑞萨一直追求32 nm工艺及以上的技术发展,致力于6晶体管型SRAM电路的开发,它对微处理器和SoC极为重要,也最容易受到变化的影响。这些技术已经在以下的案例中得到了开发和应用。

(1)使用SOI
制造变化需要原子级的控制,要减少这种变化极其困难。因此,当假定的制造变化发生时,抑制电气特性变化的方法就显得非常重要了,其中一种有效的方法是通过将一个电压施加在衬底上来控制门限电压。不过,利用体硅(注3),多个晶体管通常可以形成于在硅衬底上创建的一个叫做井的区域当中。利用这个结构,该衬底电位被施加到多个晶体管上,因此要更准确地控制个别晶体管极其困难。另一方面,采用SOI技术,晶体管形成在一种绝缘体薄膜的硅层上,因此晶体管可以实现电气绝缘,这是一种有助于对晶体管进行个别控制的易于实现的结构。此外,这个案例还使用了一种所谓部分耗尽SOI MOSFET(金属氧化物硅场效应晶体管)来施加基体电位。

(2)采用混合沟道隔离结构(注4)
混合沟道隔离结构是一种采用瑞萨专有技术的用于薄膜SOI器件的单元隔离结构。这种混合沟道隔离结构具有可完全消除SOI层的全沟道隔离能力,以及通过使薄SOI层保持在隔离的氧化物薄膜之下,使之可能在每个晶体管上施加不同体电位的部分沟道隔离,来控制体电压。

(3)体电位的独立和动态控制技术
通过独立控制SRAM元件晶体管的体电位,以及动态地满足诸如读写等SRAM操作可以增加运行容限。6晶体管型SRAM元件由两组晶体管组成,每组包括三种晶体管(访问、驱动器和负载)。在这个案例中,为了有利于SRAM读写,开发了一种可以通过以下几种连接,控制每个晶体管体电位的技术,以改善运行容限。

(a)NMOS通过字线访问晶体管和进行驱动晶体管控制
在一次SRAM的读写操作中一个字线为正电位。通过把一个基体连接到一个字线,字线的正电位可施加到一次写操作的基体。因此,访问晶体管(NMOS)的门限电压下降,出现一个大电流流动,以改善写入容限。

(b)通过电源线进行PMOS负载晶体管控制
负载晶体管(PMOS)连接一条电源线,读操作时的电源线电位比写操作时稍微低一些。利用这种方法,负载晶体管门限电压可在读操作时降低,利用引导电流(facilitating current flow)来防止数据损失。此外,如(a)所述,由于正电位被施加到驱动晶体管的基体上,门限电压下降,读输入电压被降低。这些控制功能有助于实现读取容限的改善。

<注释>
1.SOI(绝缘硅):一个绝缘体薄膜上的硅层。
2.SNM(静态噪声容限):一个在SRAM工作时以电压指示容限表示的指标,较大的数值表明操作容限也较大。
3.体硅:一种用于普通硅器件的单晶硅晶圆称为体硅(或者叫体硅晶圆),是与SOI晶圆不同的晶圆。
4.混合沟道隔离结构:一种瑞萨专有的薄膜SOI器件的单元隔离结构,具有可完全消除SOI层的全沟道隔离能力,以及通过使薄SOI层保持在隔离的氧化物薄膜之下,使之可能在每个晶体管上施加不同体电位的部分沟道隔离,来控制体电压。

*提及的产品名称、公司名称或商标均为其各自所有者拥有。

关键字:电位  容限  功耗  晶体

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