Synopsys公司Design Compiler拓朴绘图技术助意法半导体加速ASIC设计

2007-03-06 12:33:44来源: 电子工程世界

拓朴绘图技术有效降低意法半导体公司与客户间的反复,缩短交付时间

全球领先的电子设计自动化(EDA)软件工具领导厂商Synopsys日前宣布, 意法半导体在其90nm和65nm 的ASIC设计流程中,应用Design Compiler拓朴绘图技术,缩短了整个设计时间。意法半导体在其ASIC方法集中应用Design Compiler拓朴绘图技术,从而消除了设计的反复(Iteration),实现了内部设计团队和外部客户整个设计环节工作的顺畅。

在ASIC模式下,设计能否按计划完成,在很多程度上取决于设计收敛完成前,网表在客户与ASIC供应商间反复时间的缩短。Design Compiler中的拓朴绘图技术可在真实物理实施之前,准确预测最终的设计时序功耗、可测性及分区,从而帮助前端设计人员完成布局的前期可视性。这样,客户和ASIC供应商均可通过确认综合后所实现的网表,实现预期性能。

意法半导体前端技术制造部中心CAD和设计解决方案集团副总裁Philippe Magarshack 表示:“拓朴绘图技术帮助实现了RTL 到GDSII 路径所急需的可预测性。前端设计师可以更早地识别并修复重要的设计问题,而无须象以前那样等到完成布局后才发现问题。同样,后端团队也可以得到更为完善的物理实施网单,从而更有效地实现预期性能。我们对拓朴绘图技术在高级ASIC设计方面的成效非常满意,已将其融合到90nm和65nm的ASIC设计流程中。由于内部和外部的ASIC客户在综合过程中都要求加速设计流程,因此我们鼓励他们都应用这一技术。”

Design Compiler拓朴绘图技术是一项创新的、经过tapeout考验的综合技术,可有效缩短设计时间。其利用Galaxy设计平台的物理实施技术,实现了综合过程中对布局后时序、可测性、分区等设计成效的预测。此外,拓朴绘图技术还利用时钟树综合技术,完成设计分区后功耗结果的估算,从而实现对RTL到GDSII路径的高度可预测性。

Synopsys部署部总经理兼高级副总裁Antun Domic认为,“目前,越来越多像意法半导体这样的市场领先厂商已经开始意识到,Synopsys公司提供的拓朴绘图技术在帮助他们进一步顺畅设计流程,降低设计周期方面的价值。我们希望能拓展与意法半导体的合作,通过广泛部署拓朴绘图技术为其ASIC客户提供更大的支持。”

关键字:功耗  时序  前端  绘图

编辑: 引用地址:http://www.eeworld.com.cn/news/eda/200703/8506.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
功耗
时序
前端
绘图

小广播

独家专题更多

东芝在线展会——芯科技智社会创未来
东芝在线展会——芯科技智社会创未来
2017东芝PCIM在线展会
2017东芝PCIM在线展会
TI车载信息娱乐系统的音视频解决方案
TI车载信息娱乐系统的音视频解决方案
汇总了TI汽车信息娱乐系统方案、优质音频解决方案、汽车娱乐系统和仪表盘参考设计相关的文档、视频等资源

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 数字电视 安防电子 医疗电子 物联网

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved