应对集成电路小型化挑战,英飞凌多栅技术致力改善能源效率

2006-12-18 08:54:11来源: 电子工程专辑

场效应晶体管技术有望成为应对集成电路小型化所带来的各种技术挑战的理想解决方案。与当今的平面单栅技术相比,多栅技术能够在保持高功能性的同时大幅度削减功耗。在这项新技术的一次演示中,英飞凌研究人员成功测试世界上第一个运用全新65纳米多栅晶体管结构制造的复杂集成电路。与目前具有同等功能与性能的平面单栅晶体管相比,全新晶体管的尺寸要小30%,静态电流值降低了十倍。据研究人员计算,这种多栅技术将大大提高移动设备的能源效率和电池工作时间(比已经投产的65nm工艺高出一倍)。对于未来技术节点(32nm及更高水平),能源效率的提高幅度将更大。

英飞凌管理委员会成员兼通信解决方案业务部主管Hermann Eul博士表示,“凭借世界上第一款65nm多栅集成电路,英飞凌已经证明,在半导体行业,除不断缩小晶体管尺寸之外,我们还在别的方面实现技术进步,目前,英飞凌面临的挑战是如何在现有工艺和材料的条件下,运用创新、经济的方法推进技术进步。我们的研究成果令人欣慰。根据迄今为止的研究结果,借助多栅技术,英飞凌将来完全有可能采用32纳米或更高级的工艺生产CMOS器件。”

英飞凌研究人员测试的65nm电路,包含3,000多只运用三维多栅技术制造的有源晶体管。研究表明,多栅技术和当今的成熟技术一样强大,但实现同样功能仅需消耗一半能量。在未来的技术发展中,这一优势肯定会发挥越来越重要的作用。

为了满足客户对更高性能的需求,半导体企业通常采用的方法是不断缩小晶体管的尺寸,直至技术上可行的极限。要生产出搭载集成相机、高存储能力超薄MP3播放器的手机,这是到目前唯一可行的方式。然而,集成电路的尺寸越小,静态电流(也就是所谓的漏电流)会越大,从而导致无必要的功耗。即使处于待机状态且晶体管为“关闭”的情况下,电子仍然会从势垒耗尽层泄露。势垒耗尽层厚度只有几纳米,传统平面晶体管的单栅只能从表面对其进行控制。

在不断缩小晶体管尺寸的同时,还要保证每只晶体管的可靠开关并将功耗保持在绝对最低水平。为此,英飞凌研究人员在全新方向上进行了创新——将过去50年来一直是扁平型(二维)的标准平面晶体管架构改成了三维结构。第三维是成功的关键:全新晶体管的栅电极将势垒耗尽层包藏在若干面上(多栅),从而将接触面积提高了两倍,以保证晶体管能够真正被关断。

运用传统制造工艺与目前已有材料即可在块硅或绝缘体上硅(SOI)制造多栅电路,而无需高成本的材料创新。运用三维结构还带来了另一大显著优势:在片上晶体管数量相同的情况下,每只晶体管所需使用的硅数量将减少,从而可以节省材料和成本。

英飞凌将继续探索这种全新的制造工艺,预计5到6年内该制造工艺即可作为基础工艺投入量产。英飞凌还参加了欧洲研究中心——设在比利时鲁汶的欧洲跨院校微电子中心(IMEC)——发起的一个核心合作伙伴项目,这也有助于该项工艺的商用化。

关键字:晶体管  尺寸  纳米

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