低功率IC设计面临艰巨的测试挑战

2006-06-19 10:43:37来源: 电子工程专辑

对于所有的主流应用设备,从电池供电的个人设备到有多个处理器的服务器设备,其功率都是非常宝贵的。而对设计师而言,功率管理指的是控制待机模式时的电能泄漏,以及在为了达成目标功能而使多个晶体管一齐开关时的动态功耗。设计师通过多电压供电设计、并尽可能采用更低电压值等技术来解决因采用更先进的纳米技术时所伴随的漏电流增加的问题。这样,设计师团队就必须解决随之而来的由于越来越多非功能部件(如电平转换单元)的使用而引起的测试问题。

为了控制动态功耗,设计师可以使用时钟门控方法关闭不必要的寄存器,并把需要同时开关的晶体管数量减到最小。但时钟门控方法会显著增加故障隔离和故障可观察性的复杂程度,而向低功率设计发展的必然趋势将进一步提高测试方面的这种挑战性。虽然在典型的设计中受时钟门控制的寄存器数量可能在30%以下,但在低功率设计中受时钟门控制的寄存器百分比很容易就超过85%,而且设计师很可能将该百分比提得更高。

同时,低功率运行还会引入新的器件缺陷类型。特别是,复杂电路会面临来自与时延相关的低功率模式失效方面的更高风险。专门针对低功率做过优化的设计的噪声余量会更小,这是因为时钟不确定性的增加以及平均余量的降低所共同造成的。结果,设计团队现在发现:能够通过高电压测试模式、但在低功率工作模式却出错的多模式时序路径出现机率更大。

测试方面的挑战

低功率设计的测试挑战变得更加艰巨。由于对时延问题更敏感,低功率器件面临更大的测试逃逸风险,特别是在不做时延测试或时延测试没有得到优化的情况下。对于设计团队来说,特别是随着设计的升级、节点数量的增加、电压的降低,以及为了确保足够的覆盖率而导致测试模式数量的增加,他们在降低功率方面面临着更大的挑战。另外,器件在测试期间的工作方式完成不同于它们在实际应用环境中的正常工作方式。许多情况下,实际的制造性测试会比系统正常工作时消耗更多的功率。例如,扫描所有寄存器并为器件提供连续时钟的测试方式在测试时消耗的功率肯定比正常工作时要高。可测性设计(DFT)工具流程需要预测这种潜在性的问题。

因此,工程师需要在设计过程中尽早理解下游的测试策略,特别是针对低功率的测试策略。一项设计可以在设计过程中针对低功率得到功能优化,但结果对测试来说可能并不是一个低功率的解决方案。例如,一个系统级芯片设计针对低功率作了优化,并打算采用很少考虑了散热问题的廉价封装。然而在测试时,全转换(full-toggle)扫描模式消耗的功率可能达到正常工作的数倍。此时测试中的器件将发生严重的散热问题,因而需要采用不同的封装或更昂贵的测试硬件才能解决。如果电源在设计时没有考虑到这种测试条件,测试时要求的异常功率还会导致Vdd下降,从而在测试时发生虚假失效。如果在设计过程早期就考虑这些问题,工程师团队就能全面了解情况,从而作出正确选择,即要么降低器件功率,要么接受这种结果。

图2:测试路径示意图。

低功率DFT的目的就是优化测试有效性,同时在测试大多数低功率测试芯片时避免使用昂贵的高速测试仪器。例如,联合运用旨在降低功耗的扫描链分段和可加快速度的结构(如采用PLL时钟的测试模式)就可以提供高性价比和更全面的测试解决方案。

在这种越来越复杂的环境中,电子设计自动化(EDA)功能能够在芯片实现之前的测试优化中扮演重要的角色。通过功率监控综合方法和先进的功率分析技术相结合,可以预测测试过程中的功耗。而且综合工具可以通过合并公共时钟门控逻辑来直接支持时钟门控策略,有效地将门控单元上移到更高的层次。这种方法不仅允许用更少的门控单元来控制更大的分支,而且可以为时钟树综合提供更好的起点。综合工具可以进一步增强综合过程中的可控制性和可观察性,同时还能检查时钟门控逻辑中的DFT违例。综合工具可以在时钟门控结构周围增加一些测试逻辑,确保在扫描转移操作时关闭控制门,同时仍保持门控逻辑的可测试性。

EDA在帮助设计师确定关键路径对多操作模式敏感度时非常有用。过去,设计师团队需要多次反复才能找到有效的测试向量集。对于典型的固定时延测试,设计师团队需要人工移除多循环路径后才能获得实际的时序,并通过人工调整向量集才能适应测试仪器的时序和约束。

如果设计只有很少几条关键路径,这种方法还是能够令人满意的,但低功率实现一般有多种工作模式。事实上,该工程问题变成了如何确定不同模式下合适的关键路径。更新的方法,如实际时延测试方法,对于一些时钟影响不同长度路径的设计来说,可以实现更高的测试有效性,允许工程师以更严格的时序进行测试生成。

时延变换自动测试模式生成(ATPG)算法可以用来创建使用短时延路径的测试。而且时延变换测试覆盖率的大部分来自于伪随机测试数据。这产生了一个问题,因为传统的时延测试方法会将这些测试应用到器件的目标周期。这时,为了引起失效,时延缺陷的时延必须至少和短路径长度与目标周期之差一样大。

因此举例来说,传统的时延测试可能是沿着图2中所示的AGHD、BHJE和CJKF路径做电路中的缺陷测试,而所有这些路径实际上都要比关键路径AGHJKF短。这些传统测试的执行时间为5.5ns,因此缺陷至少需要1.5ns才能使电路产生失效。但是,AGHJKF的任一段上只要小于1.5ns的时延缺陷都将导致器件的功能失效。这是测试逃逸的主要原因。

实时时延测试采用不同的方法解决这个问题。在仍然使用高效的ATPG算法和伪随机数据,以较少的模式实现高覆盖率的同时,使用背注的时序信息(SDF)来对如何应用它们作指导。实时时延也创建沿着上面所述的相同路径的测试,但它在2.5ns时执行路径CJKF的测试,在3ns时执行AGHD的测试,而在4ns时执行BHJE路径的测试。因此这种方法能够在路径AGHJKF的所有段上检测出非常小的时延缺陷,因此是一个非常高质量的测试,而且测试逃逸非常少。

这些方法的核心在于,更高效的缺陷建模技术可以满足低功率设计的独特特性。传统测试工具一般采用固定型故障模型,这些模型无法描述多电压域设计中信号从一个电压域传送到另一个电压域时的情况。更先进的缺陷建模技术包括了模式故障模型,该模型可对传统固定模型无法实现的低功率缺陷的逻辑行为进行建模。与实时时延测试一起,模式故障模型允许工程师检查来自SDF文件的电路时序,并捕获到基于传统逻辑的故障方法无法检测到的细微缺陷。

关键字:处理器  功率  泄漏

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