德仪发布45纳米工艺 手机待机时间延长30%

2006-06-15 09:17:42来源: 计世网

  日前,德州仪器 (TI) 发布了45纳米(nm)半导体制造工艺的细节,该工艺采用湿法光刻技术,可使每个硅片的芯片产出数量提高一倍,从而提高了工艺性能并降低了功耗。通过采用多种专有技术,TI将集成数百万晶体管的片上系统处理器的功能提升到新的水平,使性能提高30%,并同时降低40%的功耗。

  TI 高级副总裁兼首席技术官 Hans Stork 博士指出:“例如在手机处理器与 DSP系统方面,TI凭借在芯片制造领域的实力将推出45纳米的低成本工艺技术,并同时兼顾了性能、功耗及晶体管密度等方面的问题。这使客户能尽早推出速度更快、体积更小、功耗更低的产品,TI不断通过高良率晶圆推出数百万芯片,在业界始终处于领先地位。”

  TI预计,45 纳米工艺与 SoC 集成功能将使消费者体验高达 30% 的设备速度提升,这意味着每秒更多视频帧,从而实现更佳的移动电话用户体验。此外,无线用户将可以享受到同时运行多个应用的好处,如运行3D游戏的同时与游戏伙伴们进行视频交流,还可以在后台收发电子邮件。其它预测显示,TI 45纳米SoC将使功耗降低40%,从而获得更长的视频播放时间,并把手机待机时间延长高达 30%。

  显著降低功耗,提高集成度

  随着通信与计算功能在移动设备上实现了融合,以及高性能多媒体、游戏与办公应用的不断普及,降低功耗成为半导体技术发展应首先解决的问题。

  为了解决上述电源管理挑战,TI 在 45 纳米工艺中采用了 SmartReflex? 电源与性能管理技术,将智能化的自适应硅芯片、电路设计以及有关软件结合在一起。在 SmartReflex 技术的基础之上,TI 采用系统级技术以扩展整个 45 纳米 SoC 设计的功能,其中包括自适应软硬件技术,该技术能够根据设备的工作状态、工作模式与过程以及温度变化情况,动态地控制电压、频率与功耗。

  全新工艺还支持具有革命性突破的 DRP? 架构,以便于 TI 在单芯片无线解决方案上集成数字 RF 功能。这种 SoC 技术可实现无线传输与接收功能,这使 TI 能够通过其高效率的 CMOS 制造基础来降低整体系统成本与功耗,释放板级空间。TI 45 纳米设计库还包括其它集成选项,如电阻器、感应器与电容器等多种模拟组件,从而使原先独立的功能实现了进一步的 SoC 集成。

  先进技术提高性能与密度

  TI 率先采用 193 纳米湿浸式光刻技术,实现了竞争对手的 45 纳米干式光刻技术所难以企及的高密度。193 纳米湿浸式设备能够实现更高的解析度与更小的器件体积,从而为面向新工艺的升级提供了最大的特性优势。193 纳米湿浸式设备的工作原理是在透镜与晶圆间加入薄薄的液体层,以简化更精细尺寸电路的曝光工艺。

  TI 在该领域的成就推动了 45 纳米 SRAM 存储单元的开发工作,这被认为是目前最小的存储单元,面积仅为 0.24 平方微米,比此前推出的其它 45 纳米存储单元器件还缩小了至少 30%。存储单元常常是全新制造技术的前期推动力,并可提供有关整个 SoC 上晶体管密度的宝贵数据。

  TI 45 纳米工艺的其它技术进步,还包括芯片能够支持的晶体管数量显著提高,这要归功于超低 k 介电层的采用,其 k 值仅为 2.5,从而使互联电容减少了 10%。这将是 TI 通过低 k 介电层来实现众多优异特性的第三代工艺技术,该技术不仅可减少电容数量,缩短器件互联层内传输延迟时间,而且提高了芯片性能。

  最大化设计灵活性,实现性能优化

  与前代工艺技术一样,TI 将提供多套 45 纳米解决方案,这些解决方案均针对不同最终产品或应用的要求而专门进行了优化。通过调节晶体管的栅极长度、阈值电压、极介电层厚度或偏置条件等方法,电路设计人员可通过多种途径,创建灵活的优化设计方案。

  TI 低功耗 45 纳米技术可在延长便携式产品电池使用寿命的同时,为高集成度设计的高级多媒体处理功能提供所需的高性能。中端工艺技术将支持 TI DSP 与 TI 高性能 ASIC 库,以满足通信基础局端产品的需要。TI 45 纳米工艺的最高性能版本支持 MPU 级性能。

  一系列应变技术将提高晶体管性能,并尽可能减少三种工艺版本的泄漏电流,这些技术包括 TI 首次在其应变应用中采用的硅锗技术。

  最后,TI正在考虑在45纳米技术发展过程中采用双功函数金属栅(dual work function metal gate),从而以较低的成本提高性能。其它可供选择的方法还包括采用完全硅化的多晶硅 (FuSI) 技术,或结合使用金属与硅化物。TI目前正在探索可实现最高性能的工艺技术,TI认为,继续使用业经验证的氮化硅介电层与金属栅极技术,可在不采用更先进的新型高k材料的情况下实现必需的功耗控制。

  TI 位于得克萨斯州达拉斯的 DMOS6 工厂将在其 300 毫米晶圆生产中导入 45纳米工艺。低功耗 ASIC 设计库将于今年年底上市,首款 SoC 产品样片将于 2007 年推出,首批量产时间定于 2008 年年中。

关键字:功耗  纳米  栅极  晶体

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