瑞萨RX内核设计实现高代码效率

2008-01-18 14:18:38来源: 电子工程世界

  瑞萨科技已完成了一个新型CISC(复杂指令集计算机)CPU架构设计,它将在瑞萨未来一代CISC微控制器(MCU)的代码效率、处理性能和功耗方面发挥作用。采用了新型架构的产品将以“RX”系列命名。

  新推出的RX是瑞萨第一个eXtreme MCU内核系列。今天的嵌入式系统需要采用更先进的技术和更复杂的设计,以支持产品的更高性能和多种功能。因此,随着系统复杂性和程序规模的增加,MCU必须运行得更快和更有效率,以便实时执行大型应用程序。

  新型RX架构实现了一些重要特性:

1. 最高工作频率: 200MHz
2. 处理性能(MIPS/MHz):1.25 MIPS/MHz(Dhrystone v2.1基准)
3. 高代码效率:与现有产品相比目标代码量减少了30%
4. 低功耗: 0.03 mA/MHz
5. 低功耗: 0.03 mA/MHz

  采用CISC指令的新型RX架构将提供这些性能,同时将瑞萨现有的CISC架构统一成单一平台。新的平台将兼容现有的CISC产品。瑞萨预计第一款增强型MCU将于2009年第二季度面市,其主要目标市场包括办公自动化、数字消费类电子产品和工业系统。

  < RX架构主要特性的其他细节 >

  · 快速、高性能CPU——新型架构可实现200MHz的高速运行,每个时钟周期可以同时处理更多的指令:Dhrystone v2.1基准测得的结果为1.25MIPS/MHz。

  该新型CPU采用了哈佛(Harvard)架构,可以提供独立的地址和数据通道,有助于实现一个周期内的指令执行和数据存取。这种单周期能力已通过现场使用瑞萨MCU进行了测试和验证。新型架构通过对寄存器、指令和地址模式的有效利用而进行了充分的优化。此外,它还有16个32位通用寄存器,有助于CPU处理所有可用寄存器的数据和地址。

  · 片上浮点单元——为了实现先进的实时控制和多媒体应用,RX CPU集成了一些关键功能,如乘、加、除和乘/加算法。它还采用了一个用来处理多种数据类型的符合IEEE754的32位单精度浮点处理单元(FPU)。该FPU可缩短数据处理任务、循环次数所需的数学计算的计算时间,以及任何发生事件的响应时间。

  · 非常高效的代码利用率——RX CPU内核有4GB的地址空间,可支持包括索引寄存器和后增量寄存器间接等十二种类型地址模式。新型CPU内核支持1至9个字节的字节单元可变长度执行指令。它可以将1或2个字节指令分配给最常用的功能。所有这些增强都可以编译较小程序存储空间的应用代码,从而降低了总系统成本。

  · 低功耗——新开发的将用来制造RX架构MCU的90 nm工艺是一种低功耗、低漏电技术。当CPU处于全速运行状态时,逻辑和电路设计的改进有助于新型架构在激活模式下实现0.03mA/MHz或更低的功耗。

  · 兼容性和可扩展性——为了向客户提供更高性能的MCU或其他可兼容器件的无缝升级路径,瑞萨计划为所有采用RX架构的器件提供一整套开发工具。新的工具链有望简化系统设计和应用代码的移植,因此客户可以用更少的时间完成新产品的开发。新的工具链包括一个可保证代码复用的C编译器,从而保护了客户在H8和M16C系列上的投资。

  相关信息:

  CISC代表“复杂指令集计算机”。这种类型的CPU架构可通过采用复杂指令提高控制处理性能和代码效率。与RISC(精简指令集计算机)相比,CISC是一种通过采用简化指令集和高速技术来增加数据处理效率的CPU架构。

  代码效率: 一种程序简洁性指数。目标代码效率越高,存储程序所需的存储空间越少。

关键字:开发  漏电  寄存器  增量  地址  精度

编辑:汤宏琳 引用地址:http://www.eeworld.com.cn/newproducts/mcu/200801/article_17526.html
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