设计者与工具商共同的挑战，迎刃而解？

2008-03-26 15:08:42 作者：吕海英来源：电子工程世界

关键字：逻辑 嵌入式 DSP 运行速度 SmartXplorer技术 分布式处理 分析仪 仿真器

FPGA设计复杂性不断增加，先进的生产工艺也不断引入新的设计，设计工程师面临的时序收敛和设计反复两大挑战更加艰巨；功耗预算也成为设计人员越来越大的难题。除此之外，SoC设计更加复杂，包含更多完成不同功能的子系统，设计者需要一个支持多种设计实现技术的设计环境，因此设计工程师迫切希望设计工具解决方案可提供更好的工具性能、更高的效率和更丰富的功能，这同时也挑战着设计工具厂商。

可编程逻辑解决方案厂商赛灵思声称自己最新推出的ISE Design Suite 10.1工具解决方案可完全应对当今设计工程师面临的挑战。Hitesh Patel，赛灵思公司软件产品营销总监说：“在2008年3月25日推出的ISE Design Suite 10.1工具解决方案，是基于以前所取得的成就，同时又增加了一些新的功能。此方案为设计流程的每一步都提供了直观的生产力增强工具，覆盖从系统级设计探索、软件开发和基于HDL硬件设计，直到验证、调试和PCB设计集成的全部设计流程。”

由于设计领域的不同融合，设计团队需要满足所有设计实现选择的综合解决方案。Hitesh Patel介绍说：“ISE 10.1通过一个集成环境，为FPGA逻辑、嵌入式和DSP设计人员提供了整个设计工具产品线，为实现不同器件的组合提供了方便。其中的设计工具具有完全的互操作能力，允许用户在 ISE Project Navigator内方便地添加System Generator模块。EDK 和 System Generator for DSP技术之间不同工具的集成得到进一步增强，从而能够为同时涉及嵌入式和信号处理的更复杂FPGA SoC设计提供支持。”

设计工具的运行速度是设计工程师永远的追求，在新品发布会上，赛灵思销售总监一再强调：“ISE Design Suite 10.1版以平均运行速度快两倍的特性极大地加快了设计实施速度。” 因此设计人员可以在一天时间里完成多次反复设计。“同时ISE Design Suite 10.1版还采用了SmartXplorer 技术”,这一技术支持在多台Linux主机上进行分布式处理，可在一天时间里完成更多次实施过程。通过利用分布式处理和多种实施策略，“性能可以提升多达38%”。“SmartXplorer技术同时还为用户利用独立的时序报告监控每个运行实例提供相应的工具。”

SmartXplorer技术的运行的原理是采用并行的计算，比如同样一个设计是五个小时的话，在串行计算中有顺序的，也是五个小时，而并行计算中，从顺序角度来讲，时间缩短了。

运行速度飞快并不够，设计人员还需要更高效的方法和特性来大幅提高生产力。Hitesh Patel 讲解到：“ISE® Foundation™中的PlanAhead Lite工具，提供了布局规划和分析功能，能够提高综合和布局布线之间的流程效率。利用可视化关键路径和布局规模视图，设计人员可以提高性能。这样可以大大减少设计反复的次数，并缩短设计反复的时间。这一方法允许设计人员将较大规模的设计分割为更小更易于处理的模块，并集中精力优化每一模块，从而提高整个设计的性能和质量。”

ISE Design Suite 10.1采用了PinAhead技术，该技术旨在简化管理目标FPGA和PCB之间接口的复杂性，它支持在设计较早阶段智能实现引脚定义，从而避免了通常在设计后期发生的与引脚布局相关的修改。这种修改过去通常必须通过交互式引脚布局才能完成设计规模检查。在PinAhead工具中，引脚分配完成后，还可以使用逗号分割值（CSV）文件或通过VHDL或Verilog头文件输出I/O端口信息。

功耗是设计工程师越来越关注的问题，功耗预算也成为FPGA设计人员面临的一项越来越大的挑战。赛灵思宣称：“ISE Design Suite 10.1中的第二代XPower功率分析工具，提供了在设计过程中尽早分析功率要求的功能，同时还提供了便捷全面的功率优化功能。”利用集成的“功率优化设计目标”功能，用户可以简单地一步完成功率优化流程。通过映射和布局布线算法的改进，对于采用65nm Virtex®-5器件和Spartan™-3 Generation FPGA的设计动态功率平均可降低10%和12%。

Hitesh Patel 认为：“ISE Design Suite10.1的推出还进一步简化了确定最优实现设置的过程。现在设计人员还可规定和设置自己独特的设计目标，可以是性能最大、优化器件利用、降低动态功耗、或者是实施时间最短。利用这一资源面积优化策略，逻辑资源利用情况平均可节约10%。”

Hitesh Patel 最后还不忘补充：“ISE Design Suite 10.1是赛灵思最先也是第一次引入IEEE IP加密。通过使用IEEE IP加密模型，ISE Design Suite 10.1的运行速度最快可达原来的两倍。新的性能优化BRAM, DSP和 FIFO仿真模型进一步将RTL仿真运行时间缩短了一倍。”

工程师的挑战面对赛灵思的ISE Design Suite 10.1到底结果如何？他们共同的挑战是否真的都能迎刃而解？我们拭目以待。既然ISE Design Suite 10.1已经如此完美，是否赛灵思对性能的追求已经达到极限？

Hitesh Patel，赛灵思公司软件产品营销总监。毕业于英国城市大学，持有工程学士学位（BSEE），随后获得亚利桑那大学的工程硕士学位（MSEE），他曾在Actel公司任职数年，担任过技术营销和应用工程等方面的多种职务。于1997年加入赛灵思公司。作为赛灵思公司软件产品营销总监，Patel负责领导由技术营销工程师组成的团队，致力于发现和开发赛灵思工具的要求和战略。他为赛灵思公司带来15年多的设计、管理和营销经验。

ISE Design Suite10.1版本包括：

ISE Foundation、嵌入式开发套件 (EDK)、System Generator for DSP、 AccelDSP™综合工具、ChipScope™ Pro 分析仪和ChipScope Pro Serial I/O 工具、 PlanAhead设计和分析工具以及ISE仿真器。

ISE Design Suite 10.1配置

赛灵思ISE Design Suite 10.1版软件提供了一个可定制的环境，可以通过定制来适合设计人员的特殊需要：

ISE Foundation是业界最全面的可编程逻辑设计环境。ISE Foundation支持所有赛灵思领先CPLD和FPGA产品系列，并且提供了完成任何逻辑设计所需要的一切，即可以独立运行，也可以与第三方EDA设计工具紧密集成。ISE Foundation免费提供了ISE Simulator Lite版本，并且提供了升级到ISE Simulator全功能版本的选择。ISE Foundation支持Microsoft Windows 和 Linux环境。

ISE WebPACK 可从赛灵思网站免费下载。ISE WebPACK™ 为完成采用赛灵思CPLD和低密度FPGA的可编程逻辑设计提供了所需要的一切，并且包含业界领先的ISE Foundation工具中的同样工具。ISE WebPACK 支持Microsoft Windows 和 Linux环境。

System Generator for DSP –System Generator for DSP套件为采用赛灵思FPGA的高性能DSP系统提供了完整的设计环境。通过Simulink 和 MATLAB系统建模和自动代码生成的无缝集成，高级抽象可自动编译到高度并行的系统中，并且不会带来任何性能损失。System Generator是Xilinx XtremeDSP解决方案的重要部分。XtremeDSP 解决方案提供了先进的芯片技术、设计工具、IP内核、开发套件以及专用设计和教育培训服务。

AccelDSP Synthesis Tool -AccelDSP™ 综合工具可直接从浮点MATLAB® M-文件自动生成可综合的RTL模型。利用AccelDSP综合工具，以MATLAB语言编写的算法可驱动整个设计和验证流程。从浮点定义到门级实现的所有主要步骤都可从MATLAB源语句生成，并且可通过直观的用户界面控制。

Xilinx Platform Studio (XPS) –对于适配到Xilinx FPGA的采用PowerPCä 硬处理器核和 Xilinx MicroBlazeä 软处理器核的嵌入式子系统，Xilinx Platform Studio套件可以完成设计的简化、抽象和加速。XPS 套件与计算IP库、软驱动、文档、参考设计和MicroBlaze软处理器IP内核共同构成赛灵思嵌入式开发套件（EDK）的一部分。

PlanAhead设计和分析工具 - 通过采用过去ASIC设计人员常用的分层布局规划技术来提高综合和布局布线等设计步骤的效率，PlanAhead工具支持FPGA设计人员取得更优异的结果。这一方法可大大减少设计反复次数和缩短反复时间，并且平均可将设计性能再提高15%。PlanAhead用户可快速通过“what if”假设分析来尽早确定并排除潜在问题，同时将关键路径和模块分组并通过连接分析和利用率控制来提高布通率。

ChipScope Pro调试和验证 –ChipScope™ Pro分析工具支持对FPGA设计进行片上实时验证和调试，器件此时仍然与整个系统互动。与传统调试方法相比，可以使验证周期缩短50%。ChipScope Pro还可以直接与Agilent逻辑分析仪配合使用，实现更深的FPGA信号分析。

ISE Simulator -ISE Simulator提供了与ISE环境集成的完整的全功能HDL仿真工具。ISE Simulator有两个版本。ISE Simulator Lite随所有版本ISE免费提供，为HDL源代码不超过1万行的CPLD和低密度FPGA设计提供了一个理想的解决方案。ISE Simulator完全版支持所有设计密度，可做为ISE Foudation的低成本附加模块提供。

ModelSim Xilinx Edition III –ModelSim XE III是完整的PC硬件描述语言（HDL）仿真和调试环境，支持设计人员完成HDL源代码、功率以及时序模型的验证。MXE III 提供了 100%和 VHDL和Verilog语言覆盖，提供了源代码察看器/编辑器、波形察看器、设计结构浏览器、列表窗口以及其它功能来提高生产力。