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台积电最新技术分享,不再是单纯的晶圆代工厂

2019-05-05
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来源:内容来自「semiwiki」,作者:Tom Dillinger,谢谢。

编者按:每年,台积电都会在全球举办两场大型客户活动——春季台积电技术研讨会和秋季台积电开放式创新平台生态系统论坛。技术研讨会最近在加州圣克拉拉举行,广泛介绍先进半导体和封装技术发展的最新情况。本文简要回顾了半导体工艺演示的要点,后续文章将回顾先进封装的内容。

台积电成立于1987年,自1994年以来一直举办年度技术研讨会,今年是台积电成立25周年(圣克拉拉会议中心普遍强调这一点)。台积电北美总裁兼首席执行官Dave Keller表示:“第一届硅谷研讨会的与会者不足100人,而现在,出席人数已超过2000人。”


供公司发展总监Cheng-Ming Liu博士介绍了台积电汽车客户的独特需求,特别是在更长的产品生命周期内的持续供应。他表示:


“我们对“旧”的工艺流程的承诺是坚定不移的。我们从未关闭过一家工厂,也从未关闭过一项工艺技术。”


研究与开发/技术开发高级副总裁Y.-J.Mii博士着重介绍了工艺技术发展的三个时代,如下图所示:



在第一阶段,Dennard Scaling是指在后续的工艺节点中,将FEOL线性光刻尺寸按“s”(s < 1)的比率进行微缩,实现电路密度(1 / s^2)的提高(量度为gates / mm^2),下一阶段的重点是材料的改进,而当前阶段的重点是设计—技术的协同优化(马上有更多介绍)。


在随后的研讨会上,集成互连和封装研发副总裁DougYu博士介绍了先进封装技术如何专注于微缩,尽管持续时间较短。 “十多年来,封装还提供了再分布层(RDL)和凸点间距光刻的二维改进。借助我们今天所描述的多芯片、3D垂直堆叠封装技术——特别是台积电的SoIC产品,我们在电路密度方面取得了巨大的改善。S等于零。或者换句话说,我们实现了无限微缩。(实际上,很容易预见到产品技术将开始使用gates / mm^3进行度量。)


台积电先进工艺技术现状的简要介绍


(一)N7/N7+(7nm/7nm+)


台积电在两年前的研讨会上宣布了N7和N7 +工艺节点。


N7是“基线”的FinFET工艺,而N7+通过引入EUV光刻技术,为选定的FEOL层提供了更好的电路密度。设计IP从N7过渡到N7+需要重新部署,以实现1.2倍的逻辑门密度提高。主要亮点包括:


  • N7正在投产,2019年预计将有100多种新的流片(NTO)。

  • 关键IP介绍:112Gbps PAM4 SerDes。

  • N7+受益于持续的EUV输出功率(~280W)和uptime(~85%)的改善。台积电表示:“虽然我们预计功率和uptime会进一步改善,但这些措施足以推动N7 +容量增长。”

  • 台积电专注于减少N7的缺陷密度(D0)。根据台积电的说法,“在初始产量增加后,D0改进斜坡的速度比以前的节点快。”

  • 台积电展示了N7芯片尺寸的分裂:移动客户<100 mm^2,HPC客户>300 mm^2。

  • 据我所知,台积电还首次表示他们正专门为“大型芯片”追踪D0,并报告说与其他N7产品相比,大型设计相对减少了学习。

  • N7+将于2009年下半年产量上升,并表现出与N7相当的D0缺陷率。


(二)让5G成为现实


台积电邀请高通首席技术官Jim Thompson介绍了他对N7的看法——这是一次非常有启发性的演讲:


  • “N7是5G的推动者,如我们最新的SnapDragon855版本所示。”

  • “具有256个天线单元的5G MIMO支持64个同步数字流(simultaneous digital streams),即16个用户每个用户在一部电话上接收4个数据流。”

  • “天线设计对于5G来说确实非常关键,可以克服路径损耗和信号阻塞。人们正在寻求新的、创新的天线实施方案——归根结底,这只是数学问题,尽管肯定是复杂的数学问题。”

  • “对于5G的采用率,肯定有很多人持怀疑态度。然而,5G的传输速度比4G快得多。在推出计划中,只有5家运营商和3台OEM设备支持4G,大部分在美国和韩国。目前,有超过20家运营商和20多家OEM设备专注于5G部署,包括欧洲、中国、日本和东南亚。”

  • “此外,不要忽视5G在消费类手机以外的应用中的部署,例如无线工厂自动化。与工业机器人的通信需要高带宽、低延迟和极高的可用性。考虑一下5G带来的在无线环境下制造灵活性的机会。”


(三)N6(6nm)


台积电推出了一款新节点产品,名为N6。此节点具有一些非常独特的特性:


  • 与N7兼容的设计规则(例如,57 mm M1 pitch,与N7相同)

  • 与N7兼容的IP模型

  • 为有限的FEOL层提供EUV光刻,“比N7+多1个EUV层,充分利用了N7+和N5的学习经验”

  • 更严格的工艺控制,比N7更快的cycle time

  • 同样的EDA参考流程、填充算法等,与N7相同

  • N7设计可以简单地“重新流片”(re-tapeout,RTO)到N6,以提高EUV掩模光刻的产量

  • 或者,N7设计可以通过使用N6标准单元库(H240)重新部署逻辑块来提交新的流片(NTO),该库利用单元之间的“公共PODE”(CPODE)设备将逻辑块密度提高~18%。

  • 2020年第一季度开始风险生产(图示为13级金属互连堆栈)

  • 尽管设计规则与N7兼容,但N6还引入了一个非常独特的功能“M0路由”。


下图说明了“典型”FinFET器件layout,其中M0仅用作局部互连,用于连接multi-fin器件的源极或漏极节点,并在单元内用于连接通用nFET和pFET原理图节点。



我需要更多地思考使用M0作为路由层的机会,台积电表示EDA路由器对此功能的支持仍然是合格的。


在我看来,N6是台积电引入“半节点”流程路线图的延续,如下图所示。


半节点工艺既是工程驱动的决策,也是业务驱动的决策,目的是提供低风险的设计迁移路径,为现有N7设计提供一个降低成本的选项,作为一个“mid-life kicker”。


N6的引入也凸显了一个问题,这个问题将变得越来越棘手。集成外部IP的设计的迁移取决于IP提供商的工程和财政资源,以便按照适当的时间表在新节点上开发、发布(在测试站点上)、表征IP并对其进行鉴定。N6提供了在不受外部IP释放约束的情况下引入kicker的机会。


(四)N5(5nm)


工艺节点N5合并了额外的EUV光刻,以减少需要大量多重曝光处理的图层的掩模数。



  • 风险生产于19年3月开始,高产量增长将在2020年第二季度台南Gigafab 18完成(19年3月完成的第1阶段设备安装)

  • 旨在同时支持移动和高性能计算“平台”客户;高性能应用程序将希望使用新的“超低Vt”(ELVT)器件

  • 1.5V或1.2V I / O器件支持

  • 计划提供N5P(“PLUS”)产品,在恒定功率下可提高+7%的性能,或在恒定perf 下比N5降低约15%的功率(N5后一年)

  • N5将使用高移动性(Ge)器件沟道


先进材料工程


除了N5推出高移动性沟道外,台积电还强调了其他材料和器件工程更新:


  • 超高密度MIM产品(N5),具有2X ff/um*2和2X插入密度

  • 新型低K介电材料

  • 金属反应离子蚀刻(RIE),取代 Cu damascene,实现金属间距<30um

  • 石墨烯“cap”,降低Cu互连电阻率


改进的局部MIM电容将有助于解决由于较高的栅极密度而增加的电流。台积电指出,高性能(高开关活动)设计可实现预期的个位数性能提升。


节点16FFC和12FFC都得到了器件工程改进:


  • 16FFC+ :与16FFC相比,+10% perf @恒功率,+20%POWER@恒定perf

  • 12FFC+ :与12FFC相比,+7% perf @恒功率,+15% POWER@恒定 perf


这些节点的NTO将在2019年第三季度被接受。


台积电还简要介绍了正在进行的未来节点材料研究的研发活动, 例如,Ge nanowire/nanoslab器件沟道,2D半导体材料(ZrSe2,MoSe2),请见下图(来源:台积电)。



Fab运营高级副总裁j.k Wang博士详细讨论了正在进行的降低DPPM和保持“卓越制造”的努力。特别值得注意的是为满足汽车客户苛刻的可靠性要求而采取的步骤。Wang博士演讲的重点包括:


“自引入N16节点以来,我们在头6个月加快了每个节点的产能提升速度。2019年N7的产能将超过每年100万块12英寸晶圆。自2017年以来,随着Gigafab 15的第5至7阶段已经投产,N10/N7产能增长了两倍。”

“我们实施了积极的统计过程控制(在控制晶圆现场进行测量),以便及早发现、停止和修复过程的变化,例如基线测量的向上/向下偏移、方差偏移、工具之间的不匹配。我们建立了二维晶圆剖面测量标准,并对每个晶圆的‘验收’剖面进行在线监测和比较。”


“N7的DDM降低率是所有节点中最快的。”


“对于汽车客户,我们实施了独特的措施,以实现苛刻的DPPM要求。我们会把坏区域中的好芯片标记出来。而且边际批次会有SPC标准,它们会被废弃。”


“我们将支持特定于产品的规格上限和下限标准。我们将报废超出规格限制的晶圆,或保留整批晶圆进行客户的风险评估。”(见下图。资料来源:台积电)




台积电的不同技术平台


台积电开发了一种针对流程开发和设计支持功能的方法,主要关注四个平台——移动、HPC、物联网和汽车。汽车事业部总监Cheng-Min Lin博士介绍了该平台的最新情况,以及汽车客户的独特特点。


(一)汽车平台


Lin博士指出:“汽车系统既需要先进的ADAS逻辑技术,如N16FFC,也需要先进的V2X通信射频技术。尽管从现在到2022年,汽车的复合年均增长率预计仅为1.8%,但半导体内容的复合年均增长率将为6.9%。


他继续说:“L1/L2功能的使用率将达到30%左右,额外的MCU应用于安全、连接,以及电动/混合电动汽车功能。每辆车大约有30-40个单片机。”(在他的图表中,预测L3/L4/L5的使用率在2020年约为0.3%,2025年为2.5%。)

“数字仪表板驾驶舱可视化系统的采用率也将提高,进一步推动半导体增长,2018年为0.2%,2025年达到11%。”


L2+


SAE International将自动驾驶辅助和最终自动驾驶的支持水平定义为“1级至5级”。也许是因为认识到实现L3到L5的困难,因此提出了一个新的“L2+”级别(尽管在SAE之外),带有附加的摄像机和决策支持功能。


“L2+型汽车通常会集成6个摄像头、4个短程雷达系统和1个远程雷达单元,需要超过50GFLOPS图形处理和>10K DMIPS导航处理吞吐量。”


N16FFC,然后是N7


16FFC平台已通过汽车环境应用认证,例如SPICE和老化模型,基础IP特性,非易失性存储器,接口IP。N7平台将于2020年通过(AEC-Q100和ASIL-B)认证。Lin博士表示:“汽车客户往往落后消费者采用约2~3年来利用DPPM学习,尽管这一间隔正在缩短。我们预计N7汽车将在2021年被广泛采用。”


“台积电射频CMOS产品将用于SRR、LRR和LIDAR。16FFC-RF增强型工艺将在2020年2季度符合合汽车平台的要求。”

(二)物联网平台


台积电物联网平台专注于低成本,低(有源)功耗和低泄漏(待机)功耗。物联网业务开发总监Simon Wang博士提供了以下最新信息:


工艺流程路线图


  • 55ULP, 40ULP (w/RRAM): 0.75V/0.7V

  • 22ULP, 22ULL: 0.6V

  • 12FFC+_ULL: 0.5V (目标)

  • 为22ULL节点引入新器件:EHVT器件,超低泄漏SRAM


22ULL SRAM是一种“双VDD rail”设计,具有独立的逻辑(0.6V,SVT+HVT)和bitcell VDD_min(0.8V)值,可实现最佳待机功耗。


22ULL节点还获得非易失性存储器的MRAM选项。


请注意,一种新的方法将被应用于低VDD设计的静态时序分析。基于阶段的OCV(降阶乘法器,derating multiplier)单元延迟计算将使用自由变异格式(LVF)过渡到sign-off。

下一代物联网节点将是12FFC+_ULL,风险生产将在2020年第二季度开始。(具有SVT低VDD标准单元, 0.5V VDD)


(三)射频


台积电强调了RF技术的过程开发重点,作为5G和汽车应用增长的一部分。RF和模拟业务开发总监Jay Sun博士重点介绍了以下要点:


  • 对于RF系统收发器,22ULP / ULL-RF是主流节点。对于更高端的应用,16FFC-RF是合适的,其次是2020年下半年的N7-RF。

  • 重要的器件研发正在研发,以增强这些节点的器件ft和fmax,期待2020年的16FFC-RF-Enhanced(fmax> 380GHz)和2021年的N7-RF-Enhanced。

  • 新的顶级BEOL堆叠选项可用于“升高”的超厚金属,用于电感器,使之具有更高的Q值。

  • 对于低于6GHz的RF前端设计,台积电将于2019年推出N40SOI——从0.18微米SOI过渡到0.13微米SOI,再过渡到N40SOI,以此提供ft和fmax大幅改进的器件。


先进封装方面的表现


从研讨会我们可以看得出,台积电显然已从一家“纯”晶圆级代工厂转型为复杂集成系统模块的供应商——或者根据台积电CEO C.C.Wei的说法,台积电是“大规模纳米生产创新”的领先供应商。这是多年研发投资的成果,例如,请参阅下文“SoIC”部分中关于3D堆叠的讨论。


集成互连和封装研发副总裁Doug Yu博士提供了详细的最新信息。Yu博士将封装技术分为独特的类别——“前端”3D芯片集成(SoIC)和“后端”封装进展(CoWoS, InFO)。此外,他还介绍了焊盘间距和 Cu pillar/ SnAg凸点光刻技术的进展,特别提到了汽车级可靠性要求。


(1)凸点(Bumping)技术


台积电继续推进凸点技术,可实现60-80um的凸点间距(适用于较小的芯片)。


(2)CoWos


台积电最初的2.5D封装产品是chip-on-wafer-on-substrate(CoWoS),它通过使内存“更接近处理器”,实现了非常高性能的系统集成。


• > 50种客户产品

• 台积电正在开发“标准化”配置,例如,从具有2个或4个HBM的1个SoC,演变为具有8个HBM2E的2个以上SoC(96GB @ 2.5TB /秒)


相应地,台积电将把最大2.5D中介层占用空间从1X光罩(~50x50)扩展到3X(~85x85),具有150um的凸点间距。


• 硅中介层支持5个金属层和(新)深沟道电容——请参见下图。



(3)InFo


台积电继续发展集成FanOut(InFO)封装产品。回想一下,InFO是使用“重组晶圆”成型化合物集成(多个)芯片的手段,以提供用于RDL图案化的封装衬底。InFO以传统的小封装WLCSP技术为基础,以实现(大面积)重分布互连和高凸点数——请参见下图。



InFO-PoP支持在基极顶部堆叠逻辑芯片和DRAM芯片,使用through-InFO-vias(TIV)将DRAM连接到金属层。InFO-PoP开发的重点是改善TIV的间距和纵横比(垂直面与直径)。


InFO-on-Substrate产品将(多芯片)InFO模块连接到(大面积)基板,充分利用为CoWoS开发的多光罩绑结技术(multiple reticle stitching technology)。

(4)SoIC(“前端”3D集成)

研讨会关于封装的重要公告是介绍了“前端”3D芯片堆叠拓扑,称为SoIC(System-on-Integrated Chips集成系统芯片)。


SoIC是一种多芯片之间的“无凸点”互连方法。如下图所示(来自台积电早期的一篇研发论文),来自基模的Cu焊盘和来自(变薄的)顶部芯片的裸露的Cu“nails”利用热压结合来提供电气连接。(在 die-to-die接口也存在合适的底部填充材料。)



• 芯片中的硅通孔提供连接,间距非常紧凑。

• 支持face-to-face和face-to-back芯片连接。 “已知良好”的堆叠芯片可以是不同的尺寸,在堆叠层上具有多个芯片。

• 台积电展示了一个3高垂直SoIC 堆叠(3-high vertical SoIC stack)实体模型。

• EDA支持可用:物理设计(DRC、网络列表/LVS)、寄生提取、时序、IR/EM分析、信号完整性/功率完整性分析、热/材料应力分析。

• SOIC封装产品的资格目标是2019年。(我从单独的台积电公告中了解到,SoIC的将在2021年量产。)


总结


几年前,有人半猜测半开玩笑说,“只有7个客户能负担得起7nm设计,只有5个客户能负担得起5nm”。

显然,N7/N6和N5在移动通信、HPC和汽车(L1-L5)应用中的发展势头打消了这种想法。台积电正通过DTCO大力投资这些节点,充分利用EUV光刻领域的重大进展和新材料的引入。


另外,我们也看到,除了传统的晶圆代工以外,台积电的2.5D和InFO“后端”封装产品都在不断发展,重点是推出SoIC拓扑结构的紧密间距Cu压接全3D堆叠芯片。可用的电路密度(mm ^3)将非常吸引人。然而,利用这项技术的挑战相当大,从系统架构分区到堆叠芯片接口的复杂电气/热/机械分析,全都包括在内。


摩尔定律绝对具有活力,尽管需要戴上3D眼镜才能看到。


相关资料链接:


https://www.semiwiki.com/forum/content/8149-2019-tsmc-technology-symposium-review-part-i.html


https://www.semiwiki.com/forum/content/8150-tsmc-technology-symposium-review-part-ii.html


*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。


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