datasheet

ADI 亚德诺半导体

文章数:620 被阅读:546570

账号入驻

重磅推荐!ADI 任意波形发生器解决方案新鲜上线

2018-12-17
    阅读数:

在模拟信号或者模拟数字混合信号应用领域,任意波形发生器 (AWG)有着非常普遍和广范的应用。比如产生激励信号来模拟某种传感器,例如汽车碰撞实验的复现,或者产生高速模拟信号 来测试某种芯片的功能。从简单的正弦波产生到复杂一点的AM/ FM调制信号,再到更加复杂的 QAM 调制信号等都有着任意波形发生器的应用。今天我们介绍的 ADI 任意波形发生器解决方案,该方案侧重于带宽 300 MHz 以下的应用场合。


先奉上

完整解决方案

下载方式


 点击“阅读原文”即可

 复制链接 http://h.analog.com/CN-APM-AWGff?ADICID=SOME_CN_P138657 至浏览器即可


任意波形发生器的设计难点


高速大幅度

高速运放很多,但是能输出大幅度的很少,所以有些高速信号放大电路需要借助分立三极管来实现,这样就使得设计难度大大增加。


平坦的通带特性

通带平坦度不够好会导致波形失真,正弦波可以用幅度补偿来优化平坦度,但是任意波形是做不到这一点的,所以一款性能优秀的信号源,它的硬件电路一定是有着出色的平坦度指标。


低噪声

想要产生1 mV p-p甚至更小幅度的信号,信噪比指标是绕不过去的问题,需要至始至终考虑到整个产品的设计中去。


低抖动的方波、脉冲波

纯DDS架构产生的方波会在非fsa/n频率输出时,有着最多1/fsa的抖动,那是巨大的可见的抖动,所以通常是不能被接受的,必须通过一些特殊的方式来去除这种抖动。使用可变采样率的逐点输出波形发生器不存在这个问题。


触发通道与模拟通道之间的抖动

触发输出与模拟通道输出之间的抖动主要来自于数字信号和模拟信号的对齐问题。触发输出来自FPGA产生的数字信号,当非 fsa/n频率输出时,它是无法与模拟信号相位过零点对齐的,所以会产生周期性抖动。触发输入与模拟通道输出之间的抖动是由于外部触发输入信号是随机的,它多数情况下无法对齐FPGA 采样主时钟,所以从触发信号采样转换到模拟输出有着明显的 抖动。


两通道相位对齐

原本来自同一时钟芯片的时钟供给两个DAC,layout时延控制好一点,容易实现两个通道的相位同步。但实际上高速DAC内部有DLL,每次上电之后的初始相位可能会发生变化,所以想要做到ps级别的相位对齐依然是比较有挑战性的。对于这个问题,使用双通道的DAC要简单很多,但是通道隔离度的指标可能会变差。


来自 ADI 的解决方案

系统框图——这是任意波形发生器系统框图,后面会根据它来一一介绍ADI的整体方案。


图 1. AWG 系统框图。

时钟电路 

AWG通常对信号的抖动指标要求颇高,所以推荐超低抖动的时钟芯片,例如 LTC6952 或者 HMC7044。除了提供给高速DAC的GHz 时钟外,还需要提供FPGA主时钟200 MH至300 MHz和用于FPGA 与DDR接口IP时钟200 MHz至300 MHz。同时为了满足相位对齐等要求,需要支持ps级别的模拟延时调整能力……更多介绍请下载本方案完整文档


处理器和隔离接口 

如果AWG要设计成通道浮地输出的话,那么MCU适合放在接大 地的机壳地端,那样可以简化GPIB/USB/LCD等对外接口(无需隔 离设计)。例如推荐的MCU ADSP-BF70x有丰富的外部接口和较快 的处理速度。AWG浮地输出能力是一种相对比较安全的设计, 哪怕被测物(DUT)不是工作在以大地为参考电平之上的,也不 会损坏DUT或者AWG自身。DAC和模拟电路可以用浮地的隔离供电,这样可以使FPGA和MCU之间的通讯接口数量最简化……更多介绍请下载本方案完整文档



任意波形的生成 

最常见的AWG是基于DDS(直接数字合成)架构的FPGA+DAC,例如 要实现2.5 GSPS的AWG,就需要在FPGA内部并行运行10组DDS,每 组DDS的时钟为250 MHz,每组初始相位间隔36度,每组DDS都 使用相同的波形查找表LUT,最后把生成的数据并串转换合成 2组高速的1.25 Gbps 14通路的LVDS数据发送给DAC。2.5 GSPS这个 级别使用比较普遍的DAC是AD9739,另外LTC2000/LTC2000A也有 着很好的SFDR性能。对于双通道的DAC可以参考2.25 GSPS 16-bit 的AD9152 和性价比突出的1.23 GSPS 14-bit AD9121,对于双通道 的DAC,数据接口通常是共享的,所以要留意独立通道数据的 最高更新率……更多介绍请下载本方案完整文档


备注1

方波脉冲波去抖动,可以考虑把上升下降沿用斜线来处 理,要确保至少每个快沿上要有2个点生成,2点才能构成一条 直线。这个时候快沿就真正变成了模拟信号,而不是直接0 1跳 变的类似数字波形,然后配合外部滤波器可以将抖动控制在一 定范围之内。 


备注2

关于高速信号链Layout的一点小技巧,如果高速电路里 有较大R的存在,就要考虑如何减少它周边的寄生电容C,RC构成的低通滤波会严重降低信号带宽。例如高速运放的反馈电阻 通常是几百欧左右,那么这个电阻下面的地层或者电源层就需 要镂空处理,减少寄生电容……更多技巧 请下载本方案完整文档



自校准和直流参数设置 

通常室温超过一个变化范围,仪器就需要重新校准一次。ADC2用 于自校准的实现,模拟输出的最后一个继电器的另一端可以用作 自校准功能,主要校准信号在不同档位的幅度和偏置。AD7124-4 是一颗24-bit的多通道输入ADC,它还内带PGA,另外直接支持 ±1.8 V供电,这样就不用外部增加level shift的运放,也避免了外 部运放引入的误差。DAC2主要用于设置幅度调节,直流偏置调 节,输出电流门限调节和微调VCO电压等工作。通常要选择16-bit 的DAC,例如AD5362,LTC2666-16,AD5676等。关于电压参考,推 荐LT6657,具有较低的1.5 ppm/°C温漂系数。另外对于交流信号 的自校准主要是指两个通道的相位对齐,可以通过PD相位检测 器件来实现,推荐使用AD8302,2.7 GHz输入带宽,10 mV/度直流 输出,小于1度的非线性。


外部调制信号 

外部调制信号的输入可以简单分为两类,一类是纯模拟信号需 要ADC采样,例如AM/FM调制等。另外一类其实是脉宽信号,简 单信号调理一下就可以直接送给FPGA使用,不需要经过ADC, 例如ASK/FSK调制等。ADC采样过程会有不可避免的INL/DNL误 差,所以要选择比模拟通路DAC 14-bit高2-bit的 ADC。而且它有一 定的实时采样需求,所以推荐整合度比较高的SAR ADC ADAQ7980 或者AD4000, ADI也有其他更高带宽的ADC,可以根据实际需求来选择。A2运放可以选择高速一点的电流反馈运放LT1395用于 脉宽波的调理。


触发输入输出 

触发输入输出端口的设计有一定的难度,主要体现在如何去除 和模拟通道输出信号之间的抖动。触发输入信号端口有可能是 个模拟信号,所以需要高速比较器来转换成数字电平,例如 ADCMP605,直接差分输出给FPGA,可以减少过长信号路径导致 对模拟通道的串扰 ……更多介绍请下载本方案完整文档



电源框图 ——AWG 的电源拓扑参考图如下,主要以高整合度和低噪声的电源 芯片为主。


图 2. AWG 电源拓扑图


信号源类的产品要求噪声越低越好,信噪比越高越好。然而供 电多数来自ac至dc或者dc至dc电源,本身就有很多的开关噪声 和高频尖刺,所以对于LDO的选择主要考量PSRR指标,最好是选择有宽频抑制能力的,那样就可以最大程度抑制dc至dc的纹 波和其谐波。比较推荐的一颗LDO是LT3045-1,它在10 MHz处依然有着50 dB以上的PSRR。对于供电电流比较大,电压路数也比 较多的FPGA应用场合,推荐选用LTM4643/LTM4644这样的电源模 块,简化layout面积和设计难度,一片就可以满足多数FPGA的供 电需求。对于DDR3之类的供电比较特殊,需要用到 VTT Termination 电压,LT3618就是这样一颗能满足DDR3的专用供电芯片。

完整内容,可点击下方“阅读原文”下载哦~


About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: TI培训

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2018 EEWORLD.com.cn, Inc. All rights reserved