基于AD6644的中频数字处理模块的设计

2007-03-09 19:03:27来源: 互联网
摘要:AD6644是Analog Devices公司推出的新型ADC器件,具有精度高、转换速度快等特点,是当前用于中频数字处理的优选器件。阐述了基于AD6644的数字接收系统的组成,并详尽说明了中频数字处理模块及接口的设计。 关键词:A/D转换 中频数字处理 数字信号处理器(DSP) 随着高速A/D转换技术和DSP技术的发展,中频数字处理技术亦得到发展。中频数字处理技术是提高现代通信接收机性能的重要技术之一。作为中频数字处理的核心器件,早期的A/D转换器由于速度和精度的限制,难以满足中频数字接收机高速数字化的要求。本文将以基于软件无线电技术的差分跳频电台中频数字接收机为例,给出一种基于新型ADC器件-AD6644的中频数字处理模块的设计方案。 1 系统总体结构设计 本方案的中频数字接收系统结构如图1所示。因差分跳频系统是一种异步跳频系统,省去了同步电路,结构得以简化。该系统主要由射频前端、中频预处理和中频数字处理三部分组成。系统主要功能为:工作在短波频段(2~30MHz),对跳频速率为5000跳/s、带宽为2.56MHz的信号进行不低于12bit的采样,以合适的数据率送入DSP,然后由DSP完成各种算法处理。 射频信号先经过2~30MHz的前置滤波放大电路放大。为了有效抑制组合频率干扰和副波道干扰,本系统的中频预处理部分采用高中频方案3。信号经滤波放大后,再经二次下变频得到5.12MHz的低中频信号。该信号经带通滤波放大电路后,进入A/D采样。为了保证不发生频谱混叠,设计ADC的采样速率为8倍于信号带宽,即20.48MHz。关于二中频选择及采样速率的确定,请参见参考文献3,这里不再赘述。采样后的数据率达到14bit%26;#215;20.48MHz=286.72Mbit/s,经FIFO缓冲后,送入DSP进行正交变换、FFT、频点识别和解跳、信道译码等处理。下面着重就中频数字处理模块的硬件实现进行详细说明。 图2 AD6644内部结构框图 2 中频数字处理模块硬件电路设计 由图1可以看出,中频数字处理模块的主要功能是对5.12MHz中频的带通信号进行A/D转换,将采样数据经缓冲送入DSP进行处理。硬件设计主要包括ADC、FIFO、DSP三种器件的使用以及它们之间的两个接口,下面分别介绍。 2.1 ADC器件 ADC的采样率要求20.48MHz。对于2~30MHz的HF信号,在该采样速率下,要求ADC器件的动态范围达到60~90dB。美国AD公司的AD6644是理想的选择。 AD6644是一种具有14位精度、最高采样率为65MSPS的A/D转换器。主要特性有:多音无杂散动态范围(SFDR)达到100dB,典型SNR为74dB,功率耗散为1.3W,数字采样输出为2的补码格式,并且有数据输出指示信号DRY。 AD6644片上提供了采样保持电路和基准电位,使其能成为一个完整的A/D转换解决方案。AD6644的转换灵敏度达到134μV,在奈奎斯特带宽上获得了100dB的SFDR,大大增强了当其输入端存在杂散分量时从中检测出有用小信号的能力,这种突破性的改进放宽了多模数字接收机(软件无线电)的性能瓶颈。AD6644内部采用三级子区式转换结构,既保证了精度又降低了功耗。其内部结构框图如图2所示。 2.1.1 采样电路 AD6644的采样时钟要求质量高且相位噪声低,如果时钟信号抖动较大,信噪比容易恶化,很难保证14位的精度。为了优化性能,AD6644的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ENCODE和ENCODE引脚,这两个引脚在片内被偏置,无需外加偏置电路。为了提高时钟信号的差分输入质量,本设计采用了Motorola公司的低压差分接收芯片MC100LVEL16。整个AD6644的采样电路如图3所示。由于采样电路的性能关系到最后的采样精度,所以在布线时,应保证从晶振到时钟输入脚距离尽量短,采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积辅铜接地,以降低可能受到的电磁干扰,同时也可降低对其它电路的干扰。 2.1.2 模拟信号输入 作为新型的高速、大动态范围ADC,AD6644的模拟信号输入也要求差分形式。这样在模拟信号阶段,差分信号可以滤掉偶次谐波分量、共模的干扰信号(如由电源和地引入的噪声),对晶振的反馈信号也有很好的滤波作用,有利于提高AD6644性能。 AD6644的模拟输入电压在芯片内部被偏置到2.4V,驱动AD6644的模拟信号通过交流耦合送进输入端。AD6644的差分输入阻抗为1kΩ,差分输入电压的峰-峰值为1.1V,所以模拟输入的功率为-2dBm,这大大简化了模拟信号驱动放大电路。充分利用AD6644输入阻抗高的优点,根据变压器阻抗变换和最佳阻抗匹配理论,在实际应用中可采用如图4所示的参考电路,则信号输入端可接匹配阻抗为50Ω、满量程驱动功率约为4.8dBm的模拟信号源。变压器次级的串联电阻起隔离和限流作用。 2.1.3 应用注意事项 AD6644的供电电源必须稳定性好,由于电源的高频分量容易产生辐射,所以在靠近AD6644各电源引脚的地方,应放置0.1μF的去耦电容。为了防止高速的数字输出变化将开关电流耦合进模拟电源,AD6644的数字电源和模拟电源应该分开。模拟电源应该在5V%26;#177;5%的范围内,数字电源应为3.3V,同时尽可能地靠近电源放置0.1~0.01μF的陶瓷电容来进行高频滤波,并联放置10μF的钽电容滤除低频噪声。 为了很好地接收AD6644的数字输出信号,应尽量减小容性负载。AD6644的数字输出有一个固定的输出转换摆率(1V/ns),一个典型的CMOS门加上布线约有10pF的电容,因此每bit的转换会有10mA(10pF%26;#215;1V/1ns)的动态电流出入器件,一个满量程的转换动态电流最大可能达140mA(14bit%26;#215;10mA/bit)。在实际应用中,每条数据输出线上应放置100Ω电阻,目的是要尽量限制这些电流流入接收器件。另外还应注意,额外的容性负载会增加传输时延,要满足数字输出的时延要求,容性负载应限制在10pF以内。 2.2 FIFO器件 AD6644输出的数据率高达286.72Mbit/s。如此高的数据率,如果直接用DSP的EMIF接口接收,会使DSP负荷过重。此外,如果存储控制系统不能及时地接收数据,上次的数据会马上被下次的数据更新,造成数据丢失,因此必须采用高速缓存。目前常用的缓存多为FIFO、SRAM及双口RAM等。双口RAM和SRAM存储量较大,但必须配以复杂的地址发生器。对于FIFO芯片,数据顺序进出,且允许数据以不同的速率写入和读出,并且外围电路简单,所以本设计选用TI公司的触发式FIFO SN74ACT7804作为数据缓存。 SN74ACT7804是一种高速的512%26;#215;18bit的FIFO器件,存取速度最高可达50MHz,数据访问时间可达15ns。数据在LDCK的上升沿写入,在UNCK的上升沿读出。FIFO的状态可通过状态位:满(/FULL)、空(/EMPTY)、半满(HF)以及近空/近满(AF/AE)获得。SN74ACT7804只能上电复位。 2.3 DSP器件 由于ADC的高数据率输出,用DSP进行实时处理会有很大压力。在DSP进行运算之前,必须先进行数字下变频以降低数据率。通过对DSP算法运算量的整体分析,TI公司的TMS320C6201可满足设计需要。作为定点DSP,TMS320C6201主频可达200MHz,处理速度可达1600MIPS,并且它的外部存储器接口(EMIF)支持各种同步和异步存储器,对FIFO有很好的支持。 图5 AD6644-FIFO-DSP接口框图 2.4 硬件接口设计 为了保证AD6644的采样输出信号准确、高效地送入DSP,在ADC与DSP之间将两片FIFO并列,构成双FIFO缓冲结构,并以32bit总线宽度连接到DSP的EMIF接口,具体连接如图5所示。通过这种接口设计,在充分利用EMIF的32bit数据线宽度的同时,又巧妙地实现了采样数据的奇偶分离,为DSP的数字滤波和FFT运算提供了方便。 首先介绍ADC与FIFO的接口。AD6644的14位采样信号输出D130与两个FIFO的数据输入D150相连(FIFO的D15和D14悬空),DRY信号经二分频后,一路连接低16位FIFO1的LDCK引脚,另一路经“非”门反相后连接FIFO2的LDCK引脚, DRY脚输出的是ENCODE信号的同频反向延迟信号。从时序图图6中可以看出,在DRY的上升沿处,采样信号D130准备输出,DRY信号可准确地作为后续FIFO的触发存储时钟信号。经二分频后的DRY信号在上升沿处交替触发FIFO1和FIFO2的写时钟,将奇偶采样信号分别存入不同的FIFO。 接着介绍FIFO与EMIF的接口。对于读FIFO的操作,这里用到EMIF异步存储器控制信号:输出使能AOE和读使能ARE、CEn是外部空间选择信号。从图中逻辑关系可看出,当AOE与CEn都有效时,OE有效,片选使能两个FIFO。当CEn和ARE同时有效时,UNCK无效,待读出的数据在此时进行初始化,随后ARE会跳变为正电平4,使UNCK产生上升沿,FIFO中数据被读出。图中两个FIFO的半满信号HF经过一个“与”门连接至DSP外部中断引脚EXT_INT,在运行中不断检测HF管脚状态。当两个FIFO皆达到半满时,“与”门输出由低变高,上升沿触发DSP外部中断EXT_INT。DSP启动DMA(直接存储器存取)以突发的方式读取FIFO数据。FIFO1中数据作为低16位,FIFO2中数据作为高16位,合并为32位数据读入DSP内部存储空间。 有一个问题值得注意,两个FIFO在本次读取完成之前,有可能再次达到半满状态,使得“与”门提前产生上升沿,而当本次读取完成后,“与”门输出已保持为高电平,不会再产生上升沿来触发新的中断,而中断是靠上升沿触发的,所以会导致传输停止。为了解决这个问题,将DSP计时器的TINP0管脚配置为通用I/O口,也与“与”门输出相(接上页) 连,用来辅助检测FIFO的半满状态。这样当本次读操作完成时,如果检测TINP0口为“1”,说明FIFO又一次都达到半满,则再次启动DMA进行数据传输。因此,在程序设计进入外部EXT_INT中断服务程序时,首先屏蔽EXT_INT,保证在本次DMA传输中不对中断的任何触发做出响应,然后启动DMA进行本次数据传输,完成本次传输后,发送一个帧传输结束信号到CPU,DMA传输中断。在此DMA中断服务程序中,检测TINP0,如果为高电平,便再次启动DMA传输;否则使能中断EXT_INT,等待“与”门的下一次上升沿触发。这种中断与轮询方式的双重机制保证了数据传输的可靠性。 3 布线调试经验及结论 由于本模块涉及模数混合的高速电路设计,所以电路板应严格分为模拟区和数字区,以ADC作为两区的交界。内层地也应相应分为数字地和模拟地,并在ADC附近通过磁珠在一点相连,以消除数字地对模拟地的干扰。ADC的时钟与模拟信号的输入应尽量隔离,晶振放置应尽量远离供电电路。对于FIFO,为了使LDCK、UNCK、HF、RESET等信号正确且波形良好,保证数据的读取不会产生丢失和误读,应减少对这些信号线的干扰,可采取走线适当加粗、加信号包地的措施。在实际调试过程中发现,由于AD6644的DRY信号输出的驱动能力较小,使得FIFO数据有时发生漏读现象。采用门电路进行整形和驱动,漏读现象可得到解决。 本设计通过少量集成芯片辅以很少的分立元件,实现了中频数字处理模块的功能,并且精度和可靠性都有一定的保证。在ADC与DSP之间通过奇偶数据分离的FIFO缓冲接口,在降低数据率的同时,还能为后续多相滤波等算法提供奇偶分离。经过调试,该接收系统在输入中频为5.12MHz、带宽为2.56MHz的模拟信号时,其采样精度可保证在12位以上,满足了DSP信号处理的要求。

关键字:模块  设计

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