高速A/D转换器TLC5540及其应用

2006-05-07 15:49:29来源: 国外电子元器件

TLC5540是TI公司生产的高速A/D转换器。它具有75MHz模拟输入带宽并内置采样保持电路,非常适合在欠采样的情况下应用。文中介绍了TLC5540的性能指标、引脚功能、内部结构、运行时序、参考电压配置以及应用线路。

1 概述

TLC5540是美国德州仪器公司推出的高速8位A/D转换器。它的最高转换速率可达每秒40兆字节。TLC5540采用了一种改进的半闪结构及CMOS工艺,因而大大减少了器件中比较器的数量,而且在高速转换的同时能够保持低功耗。在推荐工作条件下,其功耗仅为75mW。由于TLC5540具有高达75MHz的模拟输入带宽以及内置的采样保持电路,因此非常适合在欠采样的情况下应用。另外,TLC5540内部还配备有标准的分压电阻,可以从+5V的电源获得2V满刻度的参考电压,并且可保证温度的稳定性。TLC5540可广泛应用于数字电视、医学图象、视频会议、CCD扫描仪、高速数据变换及QAM调制器等应用方面。

2 引脚功能

TLC5540采用NS型塑料帖片封装,其引脚排列如图1所示。其引脚功能如下:

AGND(20,21):模拟信号地线;

ANALOG IN(19):模拟信号输入端;

CLK(12):时钟输入端;

DGND(2,24):数字信号地线;

D1~D8(3~10):数据输出端。D1为低位,D8为高位;

OE(1):输出使能端。当OE为低时,D1~D8数据有效,当OE为高时,D1~D8为高阻抗

VDDA(14,15,18):模拟电路工作电源;

VDDD(11,13):数字电路工作电源;

REFTS(16):参考电压引出端之一;

REFT(17):参考电压引出端之二;

REFB(23):参考电压引出端之三;

REFBS(22):参考电压引出端之四。

3 内部结构与运行时序

TLC5540的内部结构见图2所示。它包含有时钟发生器,内部参考电压分压器,1套高4位采样比较器、编码器、锁存器,2套低4位采样比较器、编码器和一个低4位锁存器。

TLC5540的外部时钟信号CLK通过其内部的时钟发生器产生3路内部时钟,用于驱动3组斩波稳零结构的采样比较器。参考电压分压器则为这3组比较器提供参考电压。其中低位比较器的参考电压是高位比较器的1/16。采用输出信号的高4位由高4位编码器直接提供,低4位的采样数据则由两个低4位的编码器交替提供。其中低4位比较器是对输入信号的“残余”部分进行变换的(时间为高4位的两倍),因此与标准的半闪结构相比,这种变换方式可减少30%的采样比较器,并且具有的采样率。

TLC5540的运行时序见图3。时钟信号CLK在每一个下降沿采集模拟输入信号,第N次采集的数据经过3个时钟周期的延迟之后,送到内部数据总线上。此时如果输出使能OE有效,则数据可由CPU读取或进入缓冲存贮器。其中,时钟的高、低电平持续时间tW(H)、tw(L)最小为12.5ns,时钟周期是了小为25ns,因此最高采样速率为40MSPS。图中tpd为数据输出延迟时间,典型值为9ns,最大为15ns;tPHZ、tPLZ为数据输出端有效至高阻的延迟时间,最大为20ns;tPZH、tPZL为数据输出端从高阻转为有效的延迟时间,最大为15ns。

4 参考电压配置

TLC5540可使用外部和内部两种参考电压。其参考电压配置见图4所示。外部参考电压从REFT和REFB接入,并应满足VREFB+1.8V≤VREF≤VDDA,0≤VREFB≤VREFB-1.8V和1.8V≤VREFT-VREFB≤5V。模拟输入电压范围为VREFB≤VREFT。对于从零电平开始的正极性模拟输入电压,REFB应接模拟地AGND。VREFT范围为1.8V~5V。如使用外部参考电压,则可获得较高的精度和较小的噪声。

如果要简化电路,可利用TLC5540的内部分压电阻从模拟电源电压VDDA取得参考电压。内部电压R1、Rref和R2的标称值分别为320Ω、270Ω和80Ω。图4(a)的配置适用于模拟输入电压范围+0.61V~+2.6V的情况,图4(b)的输入电压范围为0~+2.28V。由于R1的下端连接外部滤波电容,故R1也兼作滤波电阻。若将图4(b)中的R1短接,则输入电压范围0~+5V。

5 应用

为了保证TLC5540的工作性能,系统电源应采用线性稳压电源而不是开关电源。VDDA和VDDD应就近与AGND和DGND连接一个0.1μF的高频陶磁滤波电容。图5为其典型的云耦连接配置图。其中FB1~FB3为高频磁珠,模拟供电电源AVDD经FB1~FB3为三部分模拟电路提供工作电流,以获得更好的高频去耦效果。

TLC5540的一种应用参考电路见图6。该电路分为两个工作状态:采样状态和读出状态。当主控CPU发出启动命令后,RS触发器U8的Q=0,电路进入采样工作状态。当TLC5540的OE=0时,数据开放。同时,时钟信号CLK通过U4和U7分别控制存贮器U6的读写控制端WE和片选端CS,并将采样数据写入存贮器U6的内部单元。地址计数器U5为多级可预置同步加法计数器,时钟CLK通过多路开关驱动U5,在采样数据稳定后提供新的存贮地址。在整个采样状态下,CPU不干预电路的工作,直至地址计数器计数溢出,高位输出信号Q13使RS触发器U8翻转,Q=1,电路进入读出状态。之后,TLC5540的OE=1,输出数据被封锁。同时,存贮器U6的OE=0,采样数据可从内部读出。U6的读出地址仍由地址计数器U5提供,可以顺序读出或随机读出。顺序读出时,由多路开关U1的输入信号G控制,G的每一个跳变使地址增加1。随机读出时,由CPU地址总线提供的地址数据A0~A12置入地址计数器U5,在G的一次跳变后,有效地址即出现在U5的输出端Q0~Q12上。存贮器数据总线出现相应地址内的采样数据,以供CPU读取。

由于采样状态下的时钟频率可能高达40MHz,故存贮器U6、地址计数器U5以及其它部件均应具有相应的速度和尽可能小的信号延迟,以使各部件的协同工作满足TLC5540及存贮器的时序要求。该电路采用标准引脚的RAM芯片,还可采用双端口RAM或FIFO存贮器,它们均有较高的运行速度,并可简化电路设计

6 小结

由于TLC5540采用了改进的半闪结构,因而具有高速率、低功耗和低价格的特点。可应用在数字电视、医学图像、视频会议、CCD扫描仪、高速数据变换及QAN调制等应用方面。

关键字:TLC5540  高速  A  D转换器

编辑:赵思潇 引用地址:http://www.eeworld.com.cn/mndz/sjzh/200605/4795.html
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