CS5396/97的超高精度数据采集系统中的应用

2006-05-07 15:49:29来源: 电子技术应用

变换器CS5397/97的特性及其在超高精度数据采集系统中的应用。在给出的由DSP(TMS320C32)、FPGA(XC3064)、FIFO寄存器等构成的实际应用系统中,数据采集的动态范围可达100dB(当正弦信号的峰-峰值为3V时)。

在测量、工业控制系统中,A/D变换器的数据采集精度对系统的性能有着至关重要的影响。传统的A/D器件,大都采用逐次逼近方式,而CS5396/97[1]采用了∑-Δ技术,可实现24位的高分辨率。∑-Δ技术的本质是采用负反馈方式逐步减小输入模拟信号与DAC反馈信号的差值,∑-Δ A/D器件比传统的逐次逼近方式的A/D器件性能好。CS5396/97构成的数据采集系统具有高分辨率、宽动态范围、高信噪比等特点,特别适合于高精度数据采集的场合。

1 CS5396/97的主要性能

CS5396/97是一个完整的数字视频模/数转换系统,它能完成采样、模/数转换、数字滤波等,对左/右两个模拟信号输入通道进行约100kHz的采样,并以24位串行数据(校正和滤波后,动态范围为120dB)输出转换结果。CS5396/97具有一个七阶三态∑-Δ调制器(可选择64位或128倍的过采样率),A/D变换器的输入采用差动结构以便消除共模噪声干扰。CS5396/97主要性能特点是:

(1)高精度24位输出;

(2)120dB动态范围;

(3)低噪声、噪声分离度>105dB THD+N;

(4)CMOS工艺器件;

(5)可变频率的采样时钟;

(6)差动的模拟信号输入;

(7)具有线性相位数字滤波器;

(8)具有10节点的可编程序噪声抑制滤波器;

(9)单一+5V DC供电。

CS5396/97可工作于两种工作方式:独立工作方式和受控工作方式。至于选择哪一种工作方式,取决于系统加电时CS5396的"SDATA1"引脚的状态(1:对应于"受控方式";0:对应于"独立工作方式")。在独立工作方式下,CS5396的时钟主/从方式选择、省电模式控制、标定过程控制等均由CS5396的外部引脚状态确定。在受控工作方式,CS5396的时钟主/从方式选择、省电模式控制、SDATA1/SDATA2数据输出选择、同步方式、过采样率(64倍或128倍)、高通滤波器的使能/禁止、A/D输出数据的位数(24位、16位、18位或20位)及数据对齐方式(左对齐格式/I2S数据格式)等均由A/D内部的控制寄存器中的控制字确定。受控工作方式可实现DSP(或其它微控制器)对A/D变换器的全面控制;而独立工作方式仅能部分地选择A/D变换器的工作参量。所以在一般情况下,应选择受控工作方式。本文将对受控工作方式进行比较详细的讨论。CS5396器件的引脚及意义描述如图1所示。

2 基于CS5396/97的DSP高精度数据采集系统

图2是由DSP(TMS320C32)、程序/数据存储器、24位FIFO存储器、现场可编程序器件FPGA(完成A/D变换的串行数据并行数据的转换及各存储器的地址译码/读写控制等逻辑控制功能)和CS5396/97等构成的高精度数据采集数据。

2.1 A/D数据缓冲器FIFO及FPGA电路

A/D数据缓冲器FIFO的长度为4K,位数为24位,对应于TMS320C32的数据总线的低25位,即D[24:0]。其中低24位(D[23:0])为A/D数据,最高1位(D[24])为通道号。A/D输入 有2个通道,数据安排为:先左(第1通道)后右(第2通道),数据编码为二进制补码。

因为CS5396的24位A/D转换结果是以串行数据(以时钟SCLK为基准)输出的,为了存储A/D转换结果,必须将这24位串行数据转换为并行数据,然后再存储到24位FIFO RAM中。串-并转换电路是由FPGA器件XC3064[2]来完成的。

    2.2 A/D控制口

系统有两个模拟输入通道,用1片CS5396-KS实现,工作在受控方式。TMS320C32(A/D控制)通过A/D控制口,可设置它们的工作模式(过采样率、主/从模式、数据格式选择、高通滤波禁止等)。

系统要求:过采样率为64倍;工作在主模式;数据格式为I2S;禁止高通滤波。

2.2.1 控制寄存器

CS5396/97器件内部含有若干个控制寄存器,DSP可对其进行读/写,用于设置CS5396的工作方式。

(1)模拟控制寄存器(地址00000001)

7 6 5 4 3 2 1 0
FSTART GNDCAL AAPD ADPD 1 BIT      
0 0 0 0 0      

FSTART:置1开始同步工作,自动清零;

GNDCAL:置1使模拟输入接Vcom,用于自校正;

AAPD:置1使模拟部分进入省电模式;

ADPD:置1使数字部分进入省电模式;

1BIT:测试位,必须保持为0。

(2)模式寄存器(地址00000010)

7 6 5 4 3 2 1 0
128x/64x CAL SIGN LR/LL HPEN S/M DFS MUTE
0 0 0 0 0 0 0 0

128x/64x:过采样率选择

0为64位过采样率;1为120倍过采样率。

CAL:置1,初始化自校正,自动清零。

SIGN:置1使模拟输入反向。

LR/LL:输出模式选择

0为输出先左后右;1为SDATA1输出左通道,

SDATA2输出右通道。

HPEN:高通滤波器

0为允许高通滤波器;1为禁止高通滤波器。

S/M:主/从模式选择

0为主模式;1为从模式。

DFS:数据格式选择

0为左对齐格式;1为I2C格式。

MUTE:置1,输出全为0.

2.2.2 A/D控制口操作流程

(1)上电后DSP设置控制字,使A/D工作。

(2)检查A/D控制寄存器满标志,满则等待,不满则进行下一步。

(3)对A/D控制口作写操作,16位数据。高8位为寄存器地址,低8位为相应的数据。

2.2.3 A/D自动正流程

(1)置FSTART位。

(2)置GNDCAL位。

(3)置CAL位。

(4)等160ms。

(5)清GNDCAL位。

2.2.4 TMS320C32对A/D的操作流程

(1)设置控制字。

(2)设置A/D工作模式。

(3)置FSTART位。

(4)延迟10s,使Vref达到稳定。

(5)对A/D进行自校正。

(6)等A/D采样数据。

2.2.5 控制字

(1)模式控制字:

020AH,高通滤波器无效、主模式、I2C格式;

020EH,高通滤波器无效、从模式、I2C格式工。

(2)多片A/D同步控制字:0180H。

(3)置GHDCAL控制字:0140H。

(4)自校正控制字:024AH,主模式;024EH,从模式。

3 采样结果分析

当用标准的信号源设定模拟输入信号频率为1kHz、幅度为3V时,A/D变换器的采样结果与功率谱估计结构(采样数据通过DSP系统中的USB总线接口传送至PC机后的处理结果)如图3和图4所示。这里将CS5396设置成主动工作方式(模式控制字为020AH)、24位输出、主时钟MCLK=MCLKA=MCLKD=12.288MHz、64倍的过采样率(采样频率Fs=MCLK/64=48kHz,串行时钟SCLK=MCLK/4=3.072MHz),采样点数N=1024。在上述条件下,A/D变换器采样数据在频率域(功率谱密度)的动态范围并且信噪比在95dB以上,达到了非常高的采样精度。由此可见,基于CS5396/97的数据采集系统可用于需要较高采样精度、且信号带宽在20kHz以内的场合。这种系统具有较高的使用价值和推广价值。

关键字:变换器  FPGA  DSP

编辑:赵思潇 引用地址:http://www.eeworld.com.cn/mndz/sjzh/200605/4757.html
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