同步数据转换器阵列的采样时钟

2017-05-15 15:30:05来源: EEWORLD 关键字:时钟树  同步数据转换  采样时钟

摘要在各种应用中(从通信基础设施到仪器仪表),对系统带宽和分辨率的更高要求促进了将多个数据转换器以阵列形式连接的需求。下面就随模拟电子小编一起来了解一下相关内容吧。

摘要

在各种应用中(从通信基础设施到仪器仪表),对系统带宽和分辨率的更高要求促进了将多个数据转换器以阵列形式连接的需求。设计人员必须找到低噪声、高精度解决方案,才能为使用普通JESD204B串行数据转换器接口的大型数据转换器阵列提供时钟和同步。

时钟生成器件包含抖动衰减功能、内部VCO以及各种输出和很多同步管理功能,现已问世,它能解决这个系统问题。然而,在很多实际应用中,数据转换器阵列所需的大量时钟已经超出了单个IC元件所能提供的极限。设计人员经常试图连接多个时钟生成和时钟分配元件,从而创建丰富的时钟树

本文提供一个关于如何构建灵活可编程时钟扩展网络的真实案例,它不仅具有出色的相位噪声/抖动性能,还可将所需的同步信息从时钟树的第一个器件传递至最后一个器件,同时提供确定性控制。

简介

无线通信系统从3G到4G和LTE(以及5G,目前正在规范讨论阶段)的演进是推动高速数据转换和同步的关键技术因素。在蜂窝基站应用中,多种因素共同作用,提高了数据带宽要求。主要的因素是,订阅数量的增加导致对更为丰富的多媒体内容的需求,以及对于使用全球蜂窝基础设施的机器间通信的新应用需求。其结果是,设计人员寻求全新的创新型RF收发器架构,这种架构具有更高的通道数,使用诸如有源天线设计、大规模MIMO和高级波束成形等技术。具有大量输入和输出的系统利用多条传输路径,需要大量的ADC和DAC元件。数据转换要求扩大后,采样时钟生成和同步就成了很大的设计挑战。在复杂系统中,所需的时钟信号数量可以轻松从几个增加到上百个,如图1所示。

JESD204B标准定义了串行数据接口,可用来减少宽带数据转换器和其他系统IC之间的数据输入/输出数量。数据I/O数量的下降解决了高速、高位数数据转换器的互连问题。以更少的互连提供宽带数据转换器的能力简化了PCB布局布线,并实现更小的尺寸,且不降低整体系统性能。这些改进对于克服大部分应用中的系统尺寸和成本限制非常重要,包括无线基础设施、便携式仪器仪表、军事应用和医疗超声设备。

 

图1.带时钟树的数据转换器系统

系统级考虑因素

在含有大型数据转换器阵列的复杂系统中,处理更大的数据量要求从天线到处理单元具有高SNR(信噪比)。从时钟角度来讲,SNR受限于采样时钟的相位噪声。较差的相位噪声性能会造成抖动并增加EVM(误差矢量幅度),从而严重降低SNR,影响系统性能。一般而言,时钟信号质量用抖动来表示,其定义为目标带宽内的相位噪声积分。通常,相位噪声积分限值为几十kHz到几十MHz。然而,宽带噪声同样很重要,因为较高的时钟信号噪底同样会影响系统SNR。较差的采样时钟还可能含有杂散信号内容,会降低SFDR(无杂散动态范围)。最终,考虑到占空比和上升/下降时间等参数,采样时钟质量不应仅在频率域中定义,还应在时间域中定义。

这些是采样时钟的基本系统要求。然而,在大型数据转换器阵列中,当不同阵列的时钟之间需要同步时,通道间偏斜便是一个关键要求。这类系统的性能取决于同步数据阵列,因此对不同数据转换器之间的偏斜很敏感。

功耗也是一个考虑因素。较高的功耗降低了系统效率,使温度升高并增加冷却成本和引线,且增加了潜在故障率。从商业角度出发,器件数和电路板空间同样是很重要的,应加以控制。

时钟树结构

如前所述,在一个大规模系统中,单个时钟IC通常没有足够的输出来驱动所有分支。时钟树拓扑也许可以克服这个问题,且能同步多个器件、设备,或多个系统。图2给出了一个时钟树拓扑框图。注意,树形结构的每一级都有延迟成分,由固定部分和不确定部分组成。

这些延迟可能受外界因素的影响,比如电压和温度变化,以及特定器件工艺变化。这种不精确性会叠加,可能导致ADC和DAC无法忍受的时序偏差,而高频时需要对其时钟信号进行同步。现代系统所要求的高工作频率意味着苛刻的建立和保持时间。虽然固定延迟可以通过其它方面加以补偿,但不确定性延迟却无法在系统中补偿。因此,设计人员的目标便是通过某种方式控制不确定性延迟,最小化甚至完全消除其影响。

 

图2.时钟树框图

除这些限制外,树形结构应当是灵活的,以便根据系统需要增加分支数量,并轻松控制它们。

实现时钟对齐和通道偏斜最小化目标的常见做法是使用确定性——也就是说,重复用于所有器件和所有上电时序。在JESD204B系统中,需要对齐本地多帧时钟(LMFC),以实现确定性延迟。接口通过子类1 (SYSREF)或子类2 (SYNC)定义调用发送和接收器件的LMFC复位与对齐。系统中的不确定性延迟使得在1个LFMC周期内实现LMFC的对齐变得更为困难。因此,前文提到的带高精度对齐功能的时钟树结构可以帮助系统设计人员满足LMFC对齐要求。

此外,设计人员还需确保在每一个数据转换器输入端观察到相对于器件时钟而言可以接受的SYSREF信号建立和保持时间。如果设计中使用了单时钟芯片,则满足建立和保持时间要求直接保证了具有适当的时序裕量,而在基于简单时钟缓冲器的多器件时钟树结构中,控制建立和保持时间的难度更大。建议的时钟树结构具有不同层级之间的确定性同步,有助于满足所有层级的全部SYSREF/器件时钟对建立/保持时序的要求。这种时钟树结构可以满足同步限制,并在不同层级之间实现每一个数据转换器高速器件时钟的相位对齐。

时钟树设计

图3显示了一个四级时钟树示例,它采用了一个主时钟生成器件(HMC7044)和三级扇出缓冲器(HMC7043)来创建多个同步时钟,用于采样板。

使用一个HMC7044器件作为时钟树的根;它是一个14路输出时钟生成器,抖动衰减支持JESD204B同步。HMC7043器件——14路输出扇出缓冲器——用于每一级分支。这些器件完全兼容,它们的编程特性非常相似,因而可以很方便地进行器件匹配以及增加或减少时钟分配级,提升了系统的灵活性。

在时钟树的每一级,各输出之间也许可以实现同步。在本系统中,HMC7044的输出可以通过SPI命令(或者使用更精确的SYNC脉冲)进行相位对齐。该命令将复位HMC7044的通用SYSREF定时器,它控制所有时钟的输出分频器。所有输出时钟分频器均通过SYSREF定时器命令同步对齐。SYNC命令到SYSREF定时器的延迟,以及开启和关断时间之间的延迟非常明确,并提供输出之间具有确定性延迟的同步。此外,可以编程任意输出,生成确定数量的脉冲,用作系统中的SYSREF脉冲。

时钟分配器件HMC7043还含有非常相似的SYSREF定时器结构。该器件利用RFSYNC信号来实现对齐。RFSYNC脉冲将启动与HMC7044的SYNC信号相同的过程,并且所有输出都将以高精度同步。同样,输出可以设为脉冲模式,用作SYSREF脉冲。

建议的时钟树结构基本使用SYSREF信号作为HMC7043的下一级RFSYNC信号,同时在每一级的输出端保持相位对齐。通过仔细的架构设计,所有这些时序信号都可以是确定性的,从而具有严格的偏斜控制。此外,每个器件都包含一个模拟延迟结构,因此输出之间的任何偏斜差异或任何线路长度的不相等都可以在源头进行补偿。

 

图3.四级时钟树示例

对于RF系统中的复杂数据转换器阵列而言,可能需要使用不同的频率,因为ADC、DAC、FPGA、本振和混频器可能采用不同频率的时钟信号。HMC7044和HMC7043都集成了分频器,可生成多种频率的信号。另外,HMC7044具有双PLL结构,集成VCO,无需额外元件即可生成高频时钟。

常见通信系统的额外复杂性在于,大部分RF前端元件依赖串行接口连接到发送/接收模块,要求数据和时钟通过数字处理器或FPGA来嵌入/消除。这个过程通常会产生干扰基准时钟抖动,要求在较大的RF时钟生成和分配器件中集成抖动衰减能力,比如HMC7044。

用于数据转换器阵列的紧凑型解决方案如图4所示。

 

图4.四级时钟树的紧凑型解决方案

测试结果

图5显示了所有输出之间的偏斜。黄线和青线信号是脉冲SYSREF信号和第4级输出的连续时钟信号,它们无需额外的延迟调节即可同步。蓝线信号是HMC7044的连续SYSREF信号,它通过模拟延迟功能与第4级输出同步。本例中的总偏斜低于16 ps。

 

图5.四级输出的时间域响应

四级时钟树的相位噪声性能如图6所示。时钟发生器的相位噪声同样以浅蓝色线表示。总相位噪声在高达2 MHz失调范围内无下降。给定每一级的加性噪声(加性抖动),则噪底性能不可避免地会下降,且在图中的这一部分可以看出噪声增加了6 dB。HMC7044和HMC7043具有相同的输出噪底(约为–154 dBc/Hz),并且全部四个器件的噪声下降至–148 dBc/Hz,这对于大多数系统而言仍然可以接受。

2457.6 MHz时,12 kHz到20 MHz的积分噪声计算

[1] [2]

关键字:时钟树  同步数据转换  采样时钟

编辑:李强 引用地址:http://www.eeworld.com.cn/mndz/article_2017051526788.html
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