基于HMC704LP4的一种X波段跳频源设计方案(二)

2013-11-16 11:20:16来源: 互联网

3 电路设计与实现

  3.1 HMC704LP4简介

  HMC704LP4是Hittite公司2011年4月推出的一款低相噪小数分频锁相环芯片,其最高工作频率可达8 GHz,具有整数模式和小数模式,包括鉴相器,精密电荷泵,参考分频器R,可编程分频器N,Delta-sigma调制器以及缓冲放大电路等。

  其主要性能指标如下:

  (1)噪声基底在整数模式下为-233 dBc/Hz,小数模式下为-230 dBc/Hz;

  (2)采用Delta-sigma调制技术改善了分数杂散性能并有周期滑步抑制功能:

  (3)最高参考输入频率高达350 MHz,在整数模式下鉴相频率最高为115 MHz,在小数模式下鉴相频率最高为100 MHz,最小可至DC;

  (4)该芯片有八个供电引脚,其中电荷泵部分的供电电压为5 V,其他供电均为3.3 V;5 V电流典型值6 mA;3.3 V电流典型值52 mA;

  (5)三线SPI串口控制。分为HMC模式和开放模式两种;

  (6)体积小:24引脚4×4mm SMT封装

  3.2 环路滤波器的设计

  环路滤波器设计是锁相环设计的关键部分。环路滤波器处于鉴相器和VCO之间,可以滤除来自晶振的噪声,鉴相器本身的输出噪声和载频分量,滤除杂散,还可以滤除来自VCO的噪声,但最重要的是建立起环路的动态特性。

  滤波器设计时带宽需要折中考虑。带宽小,呵降低近端相噪,环路锁定时间长。带宽大,环路锁定时间短,但会引入参考杂散。本设计借助于Hittite PLL Design设计滤波器。该软件是Hittite公司推出的锁相环辅助设计软件,可以仿真锁相环的相噪特性、环路特性等。可通过修改环路带宽、相位裕量、零极点等来修改各参数值。本系统采用四阶有源滤波器。电路如图2所示。

  系统采用四阶有源滤波器。电路如图2所示

  其中Cb=100 nF;Rb1=Rb2=1 kΩ;C1=150 pF;C2=3.3 nF,R2=510 Ω,C3=68 pF;R3=510 Ω,C4=15 pF;R4=1.5 kΩ。此时的环路带宽280 kHz,相位裕度为60°。

  3.3 电路设计与软件实现

  本跳频源输出X波段频率,电路基板采用ROGERS 4350B (介电常数3.48,厚度0.508 mm),各部分电路必须具有良好隔离和屏蔽。整个电路放在铝腔体中,以保证内部和外部的电磁隔离。腔体分为上下两层。锁相环电路放在上层。电源板和控制电路放在下层。为了获得好的相噪指标,对系统的供电设计要特别注意。系统供电包括+15V、+5 V和+3.3 V.+15 V、+5 V由电源板经过滤波后直接给锁相环电路供电。+3.3 V由+5 V经LDO产生。各+5 V电源之间用磁珠进行隔离,各+3.3 V电源间也果用磁珠进行隔离。

  HMC704寄存器较多,配置起来比较复杂,是设计难点之一。我们采用ALTEra公司的 FPCAEP1C3T14417对HMC704进行配置。通过SPI串口用开放模式配置,可以减少配置时间,进一步减小跳频时间。利用SCLK上升沿将数据、寄存器地址、芯片地址码依次通过SDI送给PLL内部的移位寄存器后,令SEN变为高电平将移位寄存器中的数据所存至相应锁存器中,锁相环进入相应频率锁定过程。跳频时,改变频点只用改变N整数寄存器和N小数寄存器即可。

  4 测试结果与结论

  采用Agilent频谱仪N9030A和信号源分析仪E5052B分别对该跳频源的杂散、相噪和跳频时间进行测试。相位噪声测试曲线如图3所示,测试频率为10.47 GHz,相噪指标为-96dBc/Hz@1kHz;杂散测试如图4、图5所示,测试频率为10.44 GHz,图4为近端杂散、图5为远端杂散。杂散优于-70dBc.跳频时间测试的是9.9 GHz到10.93 GHz的跳频时间,约为36 μs.

  

  

  该跳频源高于指标要求,体积为60x40×19mm3,且性能稳定可靠。经验证该设计方案可应用于同类型的频率频率源设计当中去,具有实际的指导意义。

关键字:HMC704LP4  X波段  跳频源

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2013/1116/article_20796.html
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