基于DSP的列车应变力测试系统设计方案

2013-10-15 12:53:05来源: 互联网 关键字:DSP  列车应变力  测试系统

摘 要:本文介绍了基于TMS320VC33 DSP芯片的应变力测试系统的设计,给出了结构原理框图,并围绕DSP设计了测试系统的中断、复位子系统、存储子系统和通信子系统。同时还对测试系统进行了信号完整性分析。

关键词:测试系统;DSP;应变力;信号完整性

        车轮与轨道间的作用力是评价车辆运行品质的重要因素,能否准确及时地获取轮轨间的作用力直接影响着车辆脱轨系数等参数的计算。应变力测试系统是设计列车运行状态地面安全监测平台的关键环节,本文用DSP芯片开发的测试系统正是针对这一需要。

测试系统硬件设计

系统整体结构

        测试系统以高速、高精度的DSP为核心,构成了包括模拟信号预处理、A/D转换、D/A转换等环节的实时信号测试处理系统。其原理框图如图1所示。

        应变传感器输出的模拟信号,经RC滤波网络初步滤去信号中的高频成分,然后经A/D转换后,变为数字信号。RC滤波网络、A/D转换构成了测试系统的前向通道。

        中央处理单元以TMS320VC33为主体,该DSP是一款高精度、大容量、宽功率范围的浮点处理器,具有高度的并行化,以及DMA协处理器通道。同时,本设计还在系统中设置了1个64K×32位的数据存储器和512K×8位的程序存储器,与DSP共同构成了整个系统的存储系统。

        可编程逻辑(CPLD)是测试系统的硬件控制核心。其主要任务是控制A/D转换、产生存储系统的片选信号。
中断、复位子系统不仅起到系统复位的作用,同时还用来确定系统应用程序的位置。DSP根据此系统来装载应用程序并运行。

中断、复位子系统设计

        在本测试系统中,DSP需要单独地组成一个系统,因而把TMS320VC33设置为微计算机模式,此时TMS320VC33具有程序引导功能。当系统上电或复位时,TMS320VC33监测4个中断管脚的状态,根据BootLoader程序定位表来确定用户程序的地址,然后运行自身的BootLoader程序把用户程序下载到指定地址空间。实现系统BootLoader的复位电路如图2所示。

时钟电路的设计

        TMS320VC33的时钟,既可由外部提供,也可由板上的振荡器来提供,但外部时钟的精确度高、稳定性好、使用方便,因而本设计中使用了12MHz的外部时钟CLKMD0 CLKMD1=11的时钟模式,经内部5倍频后,产生60MHz 的系统时钟。

总线驱动

        由于DSP的地址总线和数据总线的驱动能力有限,当负载较大时,需要用总线驱动对其负载能力进行扩展,以保证系统能稳定工作。本设计选用了TI公司的宽总线16位双向总线驱动器SN74LVTH16245,它具有很高的集成度和性能。

存储子系统设计

        存储器接口设计考虑的主要问题是:如何采用EP2ROM+高速RAM的配置方式来实现存储子系统。

        EP2ROM用来存放测试系统的程序和初始化数据,系统加电运行时,TMS320VC33自动将程序和初始化数据从低速EP2ROM装载到高速RAM中。装载完毕后,程序在高速RAM中全速运行。系统中存储器装载程序和初始化数据的EP2ROM起始地址为400000h。同时系统中还扩展了64K高速RAM,起始地址为100000h。此外,片选信号由系统中CPLD来实现。

        对于TMS320VC33与EP2ROM的接口,系统采用一片AM29F040 (512K×8)实现了8位数据宽度的程序引导。EP2ROM占用的地址空间为400000h~47FFFFh。读EP2ROM时插入的等待周期由软件来控制。

        TMS320VC33实时运行时的程序和数据都存放在快速RAM中,因此快速RAM与TMS320VC33必须实现零等待接口。根据时序要求,当TMS320VC33工作于60MHz时钟时,快速RAM的存取速度必须小于13ns。本测试系统采用的快速RAM是IS61LV6416-8T,存取速度为8ns。由于这种快速RAM的数据宽度是16位,而TMS320VC33的数据宽度是32位,因此必须采用两片构成32位数据宽度,并令写使能信号与经过译码的写信号相连,输出使能信号与译码后的读信号相连。测试系统中的快速RAM占用的地址空间为0x100000~0x110000。

通信子系统

        在应变力测试系统中,为了把TMS320VC33对采样信号的处理结果通过串口传送到PC机显示或作进一步处理,设计中采用TI 公司的TL16C550扩展异步通信芯片将DSP与PC机相连,以完成测试系统与PC机之间的通信。

        在TL16C550与TMS320VC33的串行通信中,虽然可以通过查询的方式工作,但这样会降低系统的性能。本设计通过TMS320VC33的RXRDY和TXRDY引脚引入外部中断,从而使系统工作在中断方式,保证了TMS320VC33与PC机的高速通信。

        此外,本测试系统利用TL16C550的串行通信接口与上位PC机完成信息的交换。此时由于RS-232电路电平与TTL电平不同,因此必须经过电平转换,设计中采用MAX232A来完成这一功能。

可编程逻辑器件—译码模块

        测试系统中的译码模块主要用来实现DSP对片外存储器、I/O设备进行管理以及根据DSP提供的地址信号,给外部存储器、I/O设备分配不同的地址空间。对于本测试系统而言,编码方式主要考虑的是TMS320VC33的接口能力问题。TMS320VC33的地址空间总容量为16M,采用统一编址也不会对存储器容量造成太大的威胁。另外,TMS320VC33没有专门的I/O指令和I/O端口总线,因而测试系统中采用的是统一编码方式,并用ABLE语言

        设计译码电路。

测试系统软件设计

        测试软件算法的优劣直接关系着整个测试系统的性能。本测试系统的软件流程如图3所示。

        测试程序首先进行整个系统的初始化工作。在完成系统初始化后,系统处于查询状态,查询是否完成新的数据采样,数据采样程序在中断程序中完成。当系统完成一次A/D转换后,向TMS320VC33申请中断,TMS320VC33响应中断,在中断服务程序中读出转换结果并设置标志:EXINT=1,通知主程序采样完成。主程序在查询到EXINT=1后,对数据进行处理,处理结果通过TMS320VC33的并行口经并/串转换送给PC机的串口,并把标志EXINT设定为0,开始下一轮采样等待。

信号完整性分析和电磁兼容性设计

        考虑到系统运行的环境比较恶劣,轨道线路的电磁干扰比较强,因此设计中要考虑信号完整性和电磁兼容性等问题。

        表1总结了高速数字电路中常见的信号完整性问题与可能的原因和解决方法。

        电源EMI是影响系统抗干扰能力的一个主要因素。简单的方法是在每一个芯片的供电引脚上并联一个电容进行电源滤波。影响系统抗干扰能力的另外一个因素是电路板上信号的走线质量,应尽量减少印制导线的电感量,导线尽量短而粗。同时要注意抑制印制板导线之间的串扰和避免高频信号通过印制导线时产生的电磁辐射,此外,还要注意合理地安排电源地等。

结语

        本文提出并设计的以DSP为核心的列车应变力测试系统,有效地解决了实际工程应用中的技术问题,并就测试系统的信号完整性分析和抗电磁干扰能力进行了考虑。从而为数据采集与处理领域提供了一个良好的参考方案

关键字:DSP  列车应变力  测试系统

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2013/1015/article_20079.html
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