ADI集成带通滤波器的高中频采样接收机前端

2012-09-25 14:23:45来源: EEWORLD 关键字:ADI  前端  接收机

电路功能与优势

图1中的电路是基于 ADL5565 超低噪声差分放大器驱动器和 AD9642 14位、250 MSPS模数转换器(ADC)的窄带通接收机前端

三阶巴特沃兹抗混叠滤波器基于放大器和ADC的性能和接口要求而优化。滤波器网络和其它组件引起的总插入损耗仅有5.8 dB。

整体电路带宽为18 MHz,通带平坦度为3 dB。采用127 MHz模拟输入时,测量得到信噪比(SNR)和无杂散动态范围(SFDR)分别为71.7 dBFS和92 dBc。采样频率为205 MSPS,因此中频输入信号定位于102.5 MHz和205 MHz之间的第二奈奎斯特频率区域。

电路描述

该电路接受单端输入并使用宽带宽(3 GHz) Mini-Circuits TC2-1T 1:2变压器将其转换为差分信号。6 GHz差分放大器 ADL5565 以6 dB的增益工作时,差分输入阻抗为200 Ω;以12 dB的增益工作时,差分输入阻抗为100 Ω。它还提供15.5 dB的增益选项。

ADL5565AD9642的理想驱动器,通过带通滤波器可在ADC中实现全差分架构,提供良好的高频共模抑制,同时将二阶失真产物降至最低。根据输入连接的不同,ADL5565提供6 dB或12 dB的增益。本电路使用12 dB的增益来补偿滤波器网络和变压器的插入损耗(约5.8 dB),总信号增益为5.5 dB。

图1. 14位、250 MSPS宽带接收机前端(原理示意图:未显示所有连接和去耦)增益、损耗和信号电平在127 MHz输入频率下测得

ADL5565 AD9642

图2. 开始三阶差分巴特沃兹滤波器的设计,ZS = 200 Ω,ZL = 200 Ω,FC = 127 MHz,BW = 20 MHz

第二并联电容的值减去ADC的2.5 pF内部电容,得到37.3 pF的值。该电路中,电容位于ADC附近,以减少/吸收电荷反冲。

为最终滤波器无源元件选择的值(经实际电路寄生效应调整后)显示在图1中。表1总结了系统的测量性能,其中3 dB带宽为18 MHz,以127 MHz为中心。网络的总插入损耗约为5.8 dB。图3所示为频率响应;图4所示为SNR和SFDR性能。

表1. 电路的测定性能

性能规格:-1 dBFS (FS = 1.75 V p-p),采样速率 = 205 MSPS

最终结果

中心频率

127 MHz

通带平坦度(118 MHz至136 MHz)

3 dB

SNRFS at 127 MHz

71.7 dBFS

SFDR at 127 MHz

92 dBc

H2/H3 at 127 MHz

93 dBc/92 dBc

总增益(127 MHz)

5.5 dB

输入驱动(127 MHz)

0.5 dBm (-1 dBFS)

图3. 通带平坦度性能与频率的关系

图4. SNR/SFDR性能与频率的关系,采样速率 = 205 MSPS

图5. 采用带通滤波器的一般差分放大器/ADC接口

滤波器和接口设计程序

本节介绍放大器/ADC与带通滤波器接口设计的常用方法。为实现最佳性能(带宽、SNR和SFDR),放大器和ADC应对一般电路形成一定设计限制。

1. 放大器必须参考数据手册推荐的正确直流负载,以获得最佳性能。
2. 放大器与滤波器的负载间必须使用正确数量的串联电阻。这是为了防止通带内的不良信号尖峰。
3. ADC的输入必须通过外部并联电阻降低,并使用正确串联电阻将ADC与滤波器隔离开。此串联电阻也会减少信号尖峰。

图5所示的一般电路适用于大多数高速差分放大器/ADC接口,并作为带通滤波器的基础。此设计方法倾向于利用大多数高速ADC的相对较高输入阻抗和驱动源(放大器)的相对较低阻抗,将滤波器的插入损耗降至最低。

基本设计流程如下:

1. 设置外部ADC端接电阻RTADC ,使得和 RADC的并联组合介于200 Ω和400 Ω之间。
2. 根据经验和/或ADC数据手册建议选择R
KB ,通常介于5 Ω和36 Ω之间。r> 3. 使用下式计算滤波器负载阻抗
                             ZAAFL = 2RTADC || (RADC + 2RKB)

 

4. 选择放大器外部串联电阻RRA。如果放大器差分输出阻抗在100 Ω至200 Ω范围内,RA 应小于10 Ω。如果放大器输出阻抗为12 Ω或更低,RA应介于5 Ω和36 Ω之间。
5. 选择 Z
AAFL ,使放大器获得的总负载ZAL最适合通过以下公式选择的特定差分放大器:

ZAL = 2RA + ZAAFL


6. 使用下式计算滤波器源阻抗

ZAAFS = ZO + 2RA


7. 利用滤波器设计程序或表格,以及源阻抗Z
AAFS 、负载阻抗 ZAAFL、滤波器类型、带宽和阶数,设计滤波器。实际使用的带宽比应用的通带所需带宽高出10%,以确保频率范围内的平坦度。

经过上述初步计算,须了解电路的下列项目。

1. CAAF3 值必须至少为10 pF,比 CADC大数倍。这样可将滤波器对CADC波动的敏感度降至最低。
2. Z
AAFL与ZAAFS 之比不可高于约7,使滤波器在大多数滤波器表和设计程序的限值内。
3. C
AAF1 值必须至少为5 pF,以尽可能降低对寄生电容和元件波动的敏感度。
4. 电感 L
AAF必须为合理值,至少为数nH。
5. C
AFF2 和 LAAF1 必须为合理值。有时电路仿真器会使这些值太低或太高。为使这些值更合理,只需保持同样的谐振频率并将这些值与更好的标准值元件相比。

 

在某些情况下,滤波器设计程序可提供一个以上独特解决方案,特别是对于更高阶滤波器。应始终选择采用最合理元件值组合的解决方案。另外应选择结束于分流电容的配置,以便分流电容与ADC输入电容组合。

电路优化技术和权衡

本接口电路内的参数具有高互动性;因此优化电路的所有关键规格(带宽、带宽平坦度、SNR、SFDR和增益)几乎不可能。不过,通过变更RA 和RKB,可以最大程度地减少通常发生于带宽响应内的信号尖峰。

RA 值也会影响SNR性能。更大值在降低带宽峰化的同时倾向略微提高SNR,因为驱动ADC满量程需要更高信号电平。

选择ADC输入端的 RKB 串联电阻以尽量减少任何残余电荷注入(从ADC内部采样电容)造成的失真。增加此电阻也倾向减少带内的信号尖峰。

不过,增加 RKB 会增加信号衰减,因此放大器必须驱动更大信号才能填充ADC的输入范围。

为优化中心频率,通带特性、串联电容、CAAF2可在小范围内变动。

ADC的输入端接电阻RTADC 通常选择为使净ADC输入阻抗介于200 Ω和400 Ω之间,是大多数放大器的典型特性负载值。选择的数值太高或太低都可能对放大器的线性度造成不利影响。

上述因素的权衡可能有些困难。本设计中,每个参数权重相等;因此所选值代表了所有设计特征的接口性能。某些设计中,根据系统要求,可能会选择不同的值,以便优化SFDR、SNR或输入驱动电平。

本设计的SFDR性能取决于两个因素:放大器和ADC接口元件值,如图1所示。

请注意,本设计中的信号与0.1 μF电容进行交流耦合,以阻挡放大器、其端接电阻和ADC输入之间的共模电压。有关共模电压的更多信息,请参阅AD9642数据手册。

无源组件和PCB寄生效应考虑

该电路或任何高速电路的性能都高度依赖于适当的印刷电路板(PCB)布局,包括但不限于电源旁路、受控阻抗线路(如需要)、元件布局、信号布线以及电源层和接地层。高速ADC和放大器PCB布局的详情请参见指南 MT-031 MT-101 for。此外,请参考 CN-0227CN-0238

对于滤波器内的无源元件,使用低寄生表面贴装电容、电感和电阻。所选电感来自Coilcraft 0603CS系列。滤波器使用的表贴电容为5%、C0G、0402型,以确保稳定性和精度。

系统的完整文档请参见 CN-0279设计支持包

常见变化

AD9643是AD9642的双通道版本。

如需较低的功耗和带宽,还可使用 ADA4950-1 和/或 ADL5561/ ADL5562 。这些元件与之前列举的单通道元件引脚兼容。

电路评估与测试

本电路使用修改的AD9642-250EBZ电路板和基于HSC-ADC-EVALCZ FPGA的数据采集板。这两片板具有对接高速连接器,可以快速完成设置并评估电路性能。修改的AD9642-250EBZ板包括本笔记所述的评估电路,HSC-ADC-EVALCZ数据采集板与VisualAnalog®评估软件一起使用,此外还使用SPI控制器软件来适当控制ADC并采集数据。AD9642-250EBZ板的原理图、BOM和布局请参见User Guide UG-386CN-0279设计支持包中的readme.txt说明了对标准AD9642-250EBZ板做出的修改。应用笔记AN-835详细说明了如何设置硬件和软件,以运行本电路笔记所述的测试。

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编辑:冀凯 引用地址:http://www.eeworld.com.cn/mndz/2012/0925/article_16884.html
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