引脚电容在引脚上耦合的噪声电压

2012-02-20 11:19:44来源: 互联网
逻辑器件相邻引脚之间的寄生电容能够在敏感的输入法引脚上耦合噪声电压。图2.21描述了一个互容CM使得逻辑器件中引脚1和引脚2产生耦合的情形。

可以用式:计算由电路1传入电路2的串扰百分比:串扰=R2CM/T10%-90%

其中,CM=4PF(电路1和2的互容)
      R2=37.5欧(75欧长传输线与75欧端接器的并联阻抗
      T10%-90%=5NS(引脚1上信号的电压上升时间)

在本例中,串扰为0.03(3%)

当上升时间变得越短时,容性串据的问题变得越来越严重。同时,当连接的输入阻抗更高时情况也随之变得更差。

图2.22说明了高阻抗输入的问题。图2.22中的ASIC器件产生一个时钟信号,同时也反向触发一个开关输入。没有C1和C2时,R1和R2的阻抗非常高,这总味着实际上来自引脚1的全部时钟信号都将会在引脚2上出现。

高频时电容器C1和C2降低了接收电路的阻抗,阻止了容性串扰问题的产生,对于接收电路中的容性负载,串扰的百分比正好等于电容的比值:串扰=CM/C1

C1设定为0.01UF时,得到的串扰只有0.0004,这一量级的串扰是无关紧要的,检查R1、C1的时域响应,得到时间常数为0.1MS。没有谁能够分辩出这一微小的差异。

表2.4按大小次序列出了各种封装中相邻引脚之间的电容值。

关键字:引脚电容  耦合  噪声电压

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2012/0220/article_14452.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
引脚电容
耦合
噪声电压

小广播

独家专题更多

富士通铁电随机存储器FRAM主题展馆
富士通铁电随机存储器FRAM主题展馆
馆内包含了 纵览FRAM、独立FRAM存储器专区、FRAM内置LSI专区三大部分内容。 
走,跟Molex一起去看《中国电子消费品趋势》!
走,跟Molex一起去看《中国电子消费品趋势》!
 
带你走进LED王国——Microchip LED应用专题
带你走进LED王国——Microchip LED应用专题
 
电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved