亚微米IC设计挑战

2011-11-02 13:44:55来源: 互联网
在芯片科技日新月异的驱策下,设计挑战也持续倍增;全球消费者导向市场瞬息万变,设计师的效率也愈形重要。与几代之前的芯片相比较,今日的实体设计复杂程度常令人瞠目结舌;特别在互连性(Interconnectivity)的焦点上,更令时下所面临的议题更形复杂。

  其次,功能的复杂性日增,意谓着绕线可能更长,使得绕线层间的阻抗变异随之增加2~3倍,以模块形式出现的绕线难度更可能达10倍;再者,微通道阻性常是线阻的2~3倍,导致复杂的时脉破坏整体互连管理稳定的现象更加严重,而现今先进半导体制造工艺与设计的变异性,在正确的时序签证(sign-off)与实作之间,也需要更紧密的连结;故良率问题也不再被视为后续流程,转而被纳入整体设计流程中。

  客户面临的挑战不断升高

  新一代的布局与绕线作法于90年代末期开始架构,将实体设计整合为单一执行工具。然而,这些解决方案却有其局限性,因为传统设计标的,如:区域、时序、信号整合、测试与耗电量等,虽呈现高度相依性,但在布局、时脉树合成与绕线都成为独立而不相关的步骤、且各阶段的设计工具多彼此独立、须经繁复转档处理的情况下,已然对现代IC的复杂设计造成莫大困扰。

  此外,良率最佳化与时序签证(sign-off)也都是个别独立的步骤,且被视为是“后续流程”处理,诸多挑战全都需要新的实体设计解决方案加以因应。在有限预算及时间的权衡下,一个紧密整合多项相依性工具、能贯穿从RTL到GDS-II整体流程的平台,便成了设计人员引领期盼的解决之道。知名EDA工具厂商新思科技(Synopsys)于2003年所推出的第一代Galaxy Design Platform,问市后颇受设计人员的好评;其中提供Galaxy实体实作的Physical Compiler 与Astro,更成了设计时苛求最佳结果品质的理想工具,正好弥补了这部分的需求缺口。

  Synopsys表示,Physical Compiler与Astro是最早引进90纳米设计成功量产的先进技术,在前100个tapeouts中,有2/3皆来自于这两者的贡献。截至2005年元月止,此技术仍是协助65纳米与45纳米设计成功产出的主要工具。Galaxy Design Platform为一开放整合设计实作平台,建构于Synopsys既有设计工具及开放MilkywayTM数据库之上,结合一致的时序、SI分析、通用链接库、延迟计算、限制、测试能力与实体验证,提供从RTL一直到硅晶的整合流程。

  实体设计的生力军—IC

  Compiler

  下一代的实体设计系统IC Compiler,为Synopsys Galaxy Design Platform 2005的核心,其设计概念就在解决这些浮现的挑战,提供从RTL到芯片的一贯解决方案。在整合以往各自独立的作业之后,使这一代的布局与绕线工具更臻完美;IC Compiler首创将实体合成、时脉树合成、绕线、良率最佳化与签证(sign-off)相互关连加以整合,成为实体设计解决方案,从而创造出无与伦比的设计效能与设计师生产力。

  继去年于台湾地区成立研发中心后,Synopsys为持续其深耕台湾、永续经营的企业理念,于日前的“新思科技GalaxyTM IC Compiler亚太区发表会”中,邀请经济部为新思科技在IC设计上的“持续创新实践承诺”做见证,并与工研院签订技术合作备忘录,加强双方未来的交流。这次所发表的“GalaxyTM IC Compiler”,为新一代系统芯片(SoC)设计的实体设计系统。首创将实体合成、时脉树合成、绕线、良率最佳化与签证(sign-off)相互关联性,整合为单一实体设计解决方案,创造极佳的设计效能并提升设计师的生产力。

  Synopsys GalaxyTM Design Platform的核心—IC Compiler,同时对实体实作,从备妥电路节点清单一直到待试产、GDSII产出的整套流程,提供最完整的支持。该解决方案由IC Compiler、Design Compiler与签证(sign-off)产品组成,其中Design Compiler用于RTL合成、IC Compiler则提供实体实作的所有功能。对所有实体设计系统而言,与签证(sign-off)相互关连是达成设计收敛的重要关键。为确保相互关连性,IC Compiler采取共享一般链接库、限制、延迟计算、撷取,甚至于是签证(sign-off)业界标准(PrimeTime and Star-RCXTTM)的回归测试。

  XPS技术延伸QoR优势

  IC Compiler独特的架构能藉由消除彼此的间隔而统一实体设计,同时在最佳化技术、增加良率与时序/信号完整性签证(sign-off)方面,引进创新技术—“延伸实体合成”(XPS)技术。它可延伸实体合成成为整体的配置与绕线,打破目前存在于这一代解决方案之布局、时脉树与绕线间的藩篱,促成统一的实体设计;直接与PrimeTime和Star-RCXT相连,并提供精准的签证(sign-off)数据,在最终阶段促成逐步最佳化。如此便可更直接且能预期签证(sign-off)确认过的最终效能。此一签证(sign-off)导向设计,对整个设计流程具有收敛作用,以提供最快速的结果需时(TTR)。

  XPS延伸实体合成成为整体的配置与绕线,打破这些步骤之间的藩篱,使互连延迟可增加,因此实现更积极的最佳化并产生大幅强化的结果。IC Compiler包括许多良率性能设计,例如:良率导向的实体合成、多模与多角最佳化、可识别耗电布局、优先绕线规则、微信道最小化与冗余、时序导向布线、时序导向金属填充、关键区域导向绕线、可识别蚀刻绕线以及将设计意图套用至蚀刻使RET应用更具效率。由于其在最佳化能力、设计者生产力与良率最佳化的诸多优势,特别适合130纳米以下的设计范围;可支持所有Galaxy Design Platform支持的计算机平台,包括执行32位及64位硬件平台的Linux与Solaris操作系统。

  目前Galaxy Design Platform中的实体实作是由Physical Compiler、Astro与JupiterXT提供,而IC Compiler则更进一步发扬光大。对于新旧产品是否有自相残杀的疑虑?Synopsys表示,两者并不会有相互取代之虞;未来除了将持续全面支持并加强Physical Compiler与Astro外,并可因应客户需求,协助转移到新一代的实体实作系统。另Synopsys将从2005年6月起,推出生产用的IC Compiler。

  瞻前顾后的深亚微米测试—DFT Compiler MAX

  随着制程微缩进展的另一项副作用是,数据压缩的问题。Synopsys测试事业部产品行销经理Cy Hay在接受本刊专访时表示,当制程进入130纳米后,会衍生以下原生挑战有待克服:1.制程需加入铜元素,但其腐蚀性会电路造成伤害,甚至引发短路现象;2.高度整合下将使噪声干扰的几率倍增;3.电压分布和功耗的问题;4.有限尺寸上的电路印刷错误;5.随机出现不可预期的错误;6.电路信道更窄小所带来的失误。他表示,这些问题过去未必全然不会出现,只是当制程在进入130纳米后,其发生的机率将是固有0.18微米的10~20倍!实不容轻忽。

  自从IBM在1977年率先发表扫瞄测试的方法后,Synopsys随后在1993年开始将此概念发扬光大,相继推出1-Pass Test Synthesis(单次扫瞄测试整合)、TetraMAX ATPG(只要事先输0与1的判别型态,即可自动产业图案供判读)和实体扫瞄整合。而2001年TetraMAX DSMTest的推出是个重要的里程碑,乃针对深次微米所新衍生的制程缺点而创新的测试方法,带有诊断功能。2002年的SoC BIST进一步将自我测试功能内建于其中,对高阶的单芯片进行缜密的侦测,数据压缩量高达1,000倍;由于其容易使用和高侦测品质的特性,SoC BIST已陆续获nVidia、ATi和Toshiba等大厂的采用。

  去年,Synopsys更将测试触角伸及良率诊断领域,不仅能纠出传统方法所无法察知的瑕疪,更是贯穿RTL和Adaptive的关键桥梁,彻底打破了三者之间的籓篱。总括这套DFT(Design for test)整合性解决方案所带来的效益如下:1.内建于系统之中,与前端设计流程紧密结合,只须使用同一种语法即可轻松作业;2.仅需牺牲约0.5%的芯片面积,且接口容易使用;3.数据压缩比为10~50倍,可依需要自定,高阶单芯片测试部分甚至可高达1,000倍,可大幅节省记忆空间及测试时间;4.布局上没有拥挤的问题,也不会扰乱时序;5.测试涵盖率达97.23%。

  结 语

  科技的进步加上消费者导向的市场瞬息万变,导致结果与成本同等重要且彼此关系密切,于是需要系统化解决方案处理如此多变的环境。从RTL一路到芯片的制程中,提供时序、区域、耗电量、信号完整性、绕线力与良率共同一致的最佳化。随着科技的挑战不断倍增,尖端客户与Synopsys的合作促成Galaxy Design Platform的持续演进,并发展出IC Compiler,成为实体设计在效能与生产力方面的关键。

  而新一代的DFT整合解决方案—DFT Compiler MAX,可提供单次测试数据量压缩功能,以解决在130nm及更小的制程技术中,所遭遇到的设计及测试挑战。DFT Compiler MAX为Synopsys独特之单次测试整合解决方案的延伸,可提供高达10~50倍压缩率的简易测试数据量压缩,进而在未大幅影响测试成本的情况下,实现涵盖错误范围广大的深次微米(DSM)测试。此解决方案开放地与Synopsys的Design Compiler?罢?鯣alaxyTM Design Platform相整合,以达到最佳的时序收敛(timing closure),并协助不具备测试专长的设计者,消除设计与测试实作之间昂贵的重复步骤。

关键字:亚微米  IC设计

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2011/1102/article_12810.html
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