高速ADC系统中减少数字反馈

2011-10-15 18:40:59来源: 互联网
模数转换器 (ADC) 输出频谱中也有可能观察到某些数字反馈的现象,从而导致转换器动态范围性能的下降。尽管良好的布局可以帮助减轻耦合回模拟输入的数字噪声的影响,但是这种办法也许不足以消除数字反馈这个问题。本文解释了数字反馈,并讨论了一种新的创新性 ADC,这种 ADC 内置了一些功能,在良好设计的布局也许不足以解决问题的情况下,这些功能可用来克服数字反馈。

  数字反馈

  数字反馈可能由于容性耦合、地电流或甚至波导动作而产生。即使是非常之小的反馈因素也会在 ADC 输出频谱中引起不希望有的音调。当一个无偏移的 ADC 接收一个 1LSB 量级的非常微弱信号时,这个 ADC 非常像一个具 120dB 增益的放大器:被驱动的所有输出将以与输入信号相同的频率提供极大的功率。

  数字反馈可能发生在器件级或系统级上。ADC 之前的宽带增益会加重这种影响。在低信号电平时,数字反馈可能以增大的奇次谐波形式出现,或者在延迟的反馈作用下改变噪声层的形状,或者以某种噪声层增大的形式出现。积分噪声性能通常不会受到太大的影响,不过在严重的情况下,噪声层的集中区域有可能被抬升 20dB 之多。如果有一个碰巧与抬高的噪声层区域撞上的窄带应用,那么这就意味着实实在在的 20dB 量级的信噪比 (SNR) 损失。

  在低信号电平下,如果失调电压很大 (以致代码不能穿过主要的位边界),则数字反馈被消除。在数字反馈难以控制的地方,可以考虑故意引入偏移电压。在高信号电平时,数字反馈一般在一定程度上被解除了相关性,因此不像在低信号电平时那么明显。但这时数字反馈仍然可能在某种程度上降低 SNR。

  在确定是否发生数字反馈的过程中,有意引入或清除失调电压的能力可以是一种有效的工具。假如,当存在一个低信号电平时,SNR 在引入失调电压的情况下有所改善,则表明正在发生数字反馈。

  

严重数字反馈的典型表现

 

  图 1:严重数字反馈的典型表现 (采用 6 级流水线时)

  图 1 显示了相对严重的高频数字反馈的模拟结果,该情形与我们研究过的客户的一些布局实例产生的结果非常相像。尽管是以更加严重的形式,但是这仍然代表了 ADC 本身的反馈机制。

  噪声层的整形与流水线延迟有关。具有偶数流水线级的 ADC 将在奈奎斯特频率下产生一个峰值 (而不是这里所观察到的为零)。如果所关注的频谱区域局限于 DC 和 1/4 奈奎斯特 (Nyquist) 频率之间,您可以认为数字反馈不是问题。具有一个较大流水线延迟的 ADC 将在这些特性之间呈现较短的时间间隔。

  进入编码时钟的数字反馈可能产生 2 阶和 4 阶甚至其他阶谐波,但是仅在较高信号电平时才比较明显。这与以下情况类似:耦合进时钟的模拟输入功率会对时钟进行相位调制,从而产生 2 阶谐波失真。进入放大器或进入非快速稳定网络的较低频率反馈,可能产生有一些零点、而不是抬高某些区域的噪声层,而且可能往往提高靠近 DC 或奈奎斯特频率的区域。实际情况也许涉及这些反馈机制中的若干种,这往往会产生更加复杂的噪声层。

  

进入未实现良好稳定网络中放大的较低频数字反馈示例

 

  图 2:进入未实现良好稳定网络中放大的较低频数字反馈示例

  图 2 仅示出了低频反馈的一个例子。这种工作特性可能并不稳定,因而会产生出现在不同位置的“零”。这些深谷零的位置提供了起因的相关线索,因为它们指示了在频域中的那些点上产生极小功率的重复图形。这可被看作是一个精细复杂的弛豫振荡器,涉及 ADC 之前的增益以及各种延迟 (包括流水线延迟)。一个高阶滤波器可以改变这种反馈行为,或者在采用具微秒延迟的 SAW 滤波器的情况下,可以相当有效地控制反馈行为。这种不稳定的反馈行为是由热噪声和输入电源激发的。对多次转换进行平均后,这类反馈行为可以产生相当一致的噪声层升高。例如,通过在驱动器放大器下面走数据总线,可以产生这类反馈行为。

  如果选择了不良的布局,则器件级和系统级上的数字反馈均会变得更糟。通常,给定的设计似乎将拥有兼顾这方面性能所需的全部特性。长的输出总线、以低特性阻抗布线以及在接收设备端很重的容性负载所有这一切都导致在输出级产生更大的脉冲电流。类似地,采用最大的 OVDD (数字输出电源电压) 最大限度地增大了数字电流。如果降低数字输出电压摆幅,就会相应地降低耦合回模拟电路的数字噪声。在电路板底面放置 OVDD 旁路、增大引线电感、大体积电容器、小直径通孔、厚的电路板、散热等等所有这一切都增大了电源轨至输出部分的阻抗,从而增大了跨地回路产生的信号。把 OGND 回接至一个接地不良的焊盘会使情况更糟。所有这些都将在 IC 基片上导致更多的接地反弹。使事情更糟的是,非对称地处理模拟和时钟输入也会导致数字反馈。对称地处理这些输入将保持采样过程或时钟接收器的共模抑制,并降低数字反馈。举一个不对称的例子: 将一个大测试焊盘放置在刚好位于ADC 下方的电路板底部的两个输入之一上,而将另一个测试焊盘安放于一定距离之外的另一个输入上,这种做法可以满足线路内测试人员的要求,但这种不对称性将会损害 ADC 性能。如果您必须提供探测,则把测试焊盘并排放置,使信号走线从中穿过,并在这些元件之后靠近 ADC 的地方布设终端。测试焊盘是无引线的电容器,如果这么用,而不是在不同长度的传输线尾端充当起缩短作用的容性组件,那么在 GHz 频率上也许是有益的。

  避免将一个输入布置在电路板顶面,另一个布置在电路板底面,这听起来也许是显然的事。除了与高频行为有关的非对称,这样的布置还会拾取布满电路板走线的两个平面之间的电位差。

  甚至不要用层的改变使差分放大器的输出反向。差分放大器的 + 输出不必一定驱动 ADC 的 + 输入,它们是可互换的。就 AC 应用而言,这一般来说没有关系。如果确实有关系,那么在驱动器之前实现。

  内部数字反馈大部分是一种高频现象。较低的采样率往往不那么成问题,除非到负载的距离增大了。如果从负载返回的反射信号在不到 1/2 个时钟周期内消失,那么它们就不会产生数字反馈。

关键字:高速ADC  数字反馈

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2011/1015/article_12274.html
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