基于SOI高压集成技术的电平位移电路设计

2011-09-30 16:45:03来源: 互联网
随着智能功率IC的发展.其应用领域和功能都在不断地扩展。而作为智能功率IC中的重要一类驱动IC在功率开关、显示驱动等领域得到广泛应用。在栅驱动电路中需要电平位移电路来实现从低压控制输入到高压驱动输出的电平转换。而在一些领域如SOC中的待机模式激活、ESD保护等需要能工作在负电源的电平位移电路。

  SOI(Silicon-On-Insulator)技术以其高速、低功耗、高集成度、极小的寄生效应以及良好的隔离等特点,在集成电路设计应用中倍受青睐。其优良的介质隔离性能使得智能功率IC中高低压器件的隔离更为完善。

  本文基于SOI高压集成技术设计了电源电压为8~-100V的电平位移电路,并对电路中的核心LDMOS器件进行了设计和模拟仿真优化。

  1 电路结构

  传统正电源应用的电平位移电路结构如图1(a)所示。L1、L2、L3是由逻辑电路部分产生的低压时序控制信号,N1、N2、N3为高压nLDMOS器件,P1、P2、P3为高压平pLDMOS器件。由P1,P2和N1、N2构成的电平位移单元将L1、L2的低压逻辑信号转变为可以控制P3管的高压电平,与L3一起控制由P3和N3组成的反向输出级,从而实现从低压逻辑信号到高压驱动输出的转换。

  

 

  在正电源电平位移电路中,由于nLDMOS的源极为低压,所以可以通过低压逻辑部分来控制其开关状态,而源极为高压的pLDMOS则通过电平位移来控制。当高压驱动电压为8~-00V,低压逻辑部分工作电压为0~8V时,电平位移转换部分的电压分布本身没有改变,但是在和低压控制端接合时,与传统的正电源相比电平发生了改变,就需要重新设计低压逻辑的控制方式。此时,nLDMOS的源极为-100V电压,显然不能通过低压逻辑控制部分的0~8V电压来实现控制,而pLDMOS的源极为8V电源。因此采用了低压逻辑输出直接控制pLDMOS,而nLDMOS则通过电平位移来控制的方法,如图1(b)所示。

2 器件设计及优化

  由于负电源供电的电平位移电路结构的改变,应用于正电源的常规nLDMOS和pLDMOS不能满足该电路结构要求。在正电源供电的电平位移电路中,由于pLDMOS的源端接高压电源,其栅源需要承受高压,所以pLDMOS采用了厚栅氧的结构,如图2(a)所示。在使用负电源的电平位移电路结构中(图1(b)),pLDMOS的源端为逻辑高压8V,栅端由低压逻辑0~8V电压控制,因此栅源不再承受高压。但是nLDMOS的源端为负电源的最低电位,其栅源需要承受高压,因此高压nLDMOS需要采用厚栅氧结构,如图2(b)所示。

  

 

  电源的改变不仅仅改变了电路的结构,nLDMOS的厚栅氧,同时器件的耐压机理也发生了改变。考虑到低压管的背栅效应,SOI材料的衬底只能接地,因此源漏电平的改变将引起nLDMOS和pLDMOS耐压机理的改变。图3是利用工艺(Tsuprem4)、器件(Medici)联合仿真得到的正电源和负电源电平位移电路中高压nLDMOS和pLDMOS关态击穿时等势线分布对比图。对于nLDMOS,常规正电源应用的衬底电位对于漂移区来说是辅助耗尽作用,这就是常规SOI中的RESURF原理。但是对于负电源的nLDMOS来说,衬底不再起辅助耗尽SOI层漂移区的作用(图3(b))。对于pLDMOS来说,情况刚好相反。所以针对负电源应用,两种器件都要进行相应的优化处理。

  

 

  利用工艺器件联合仿真,在传统的正电源应用的LDMOS基础上对器件的结构参数进行优化设计。图4(a)为pLDMOS在漂移区注入剂量Nd=7 e12cm-2时关态耐压、开态耐压与漂移区长度Ld(μm)的关系,以及在漂移区长度Ld=9μm情况下关态耐压、开态耐压与漂移区注入剂量Nd(cm-2)的关系。其他参数为:n型体区注入剂量5e12 cm-2,Nsink注入剂量3e15 cm-2,P-buffer注入剂量1.5e13 cm-2,沟道长度3μm,栅极场板3μm。从仿真结果可以看出:pLDMOS的关态耐压随漂移区的增加而增大,随漂移区的注入剂量的增大先增大后减小;开态耐压随着漂移区注入剂量的增大而降低,但是在一定范围内漂移区长度对其影响较小。总体上,pLDMOS的关态耐压、开态耐压都在160V以上,完全能够满足8~-100V工作电压(108V耐压)的要求。

  

 

  图4 (b)为nLDMOS在漂移区注入剂量Nd=4e11cm-2时关态耐压、开态耐压与漂移区长度Ld(μm)的关系,以及在漂移区长度Ld=15μm情况下关态耐压、开态耐压与漂移区注入剂量Nd(cm-2)的关系。其他参数为:p型体区注入剂量5e13 cm-2,Psink注入剂量3e15 cm-2,N-buffer注入剂量1e13cm-2,沟道长度3μm,栅极场板3.5μm。相对于pLDMOS,漂移区注入剂量和漂移区长度对于开态耐压、关态耐压的影响不大。同时关态耐压都能维持在180V以上,但是开态耐压却只有90~120V,不能满足8~100V工作电压(108V耐压)的要求。nLDMOS开态耐压问题成为电路、器件设计的关键。

 

关键字:SOI  高压  集成  电平  位移

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2011/0930/article_12100.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
SOI
高压
集成
电平
位移

小广播

独家专题更多

富士通铁电随机存储器FRAM主题展馆
富士通铁电随机存储器FRAM主题展馆
馆内包含了 纵览FRAM、独立FRAM存储器专区、FRAM内置LSI专区三大部分内容。 
走,跟Molex一起去看《中国电子消费品趋势》!
走,跟Molex一起去看《中国电子消费品趋势》!
 
带你走进LED王国——Microchip LED应用专题
带你走进LED王国——Microchip LED应用专题
 
电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved