CMOS分频电路的设计

2011-03-29 10:31:31来源: 互联网

讨论了用于高速串行收发系统接收端的时钟分频电路设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。

1 引言

目前,在高速串行数据传输系统中,传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流,因此在接收端为了进行8B/10B 解码,需要对数据进行1:8/1:10 的串并转换; 在高速收发系统中,为在特定工艺下实现更高的传输速率,通常采用半速率结构,这样可以 有效降低芯片上的时钟频率,从而使电路能够以较低的功耗和简单的结构适应高速数据流的 处理。因此为了完成对串行输入数据的1:8/1:10 解复用,首先需要提供占空比和抖动性能满 足相应要求的4 分频或5 分频时钟。本文即讨论了在高速收发系统的接收端如何设计模式可 选的4 分频和5 分频电路,所设计电路不仅实现了对参考时钟的4 或5 分频,同时实现了分 频后时钟的不同占空比。

本文第 2 部分简单介绍了扭环计数器的工作原理,并根据实际提出了一种类扭环计数器 的分频方法;第3 部分讨论了基于类扭环计数器的CMOS 分频电路的设计实现与仿真;第 4 部分对设计过程进行了简单总结。

2 类扭环计数器的工作原理

扭环型计数器也称约翰逊计数器,是由移位寄存器加上一定的反馈网络构成的,用移位 寄存器构成扭环计数器的框图见图1,它是由一个移位寄存器和一个组合反馈逻辑电路闭环 构成,反馈电路的输出接向移位寄存器的串行输入端,其输入端接向移位寄存器最低位的反 向输出端,因而其计数长度N=2n。经过n 个时钟后,计数器的状态与初始状态正好相反, 必须再经过n 个时钟后才能扭回原状态。

然而由于移位寄存器由一组 D 触发器构成,因而只能实现对输入时钟的整数计数,也就无法完成特定占空比的奇数分频。考虑到锁存器每级的保持时间为半个时钟周期,因而可 以采用由锁存器组成的类扭环形计数器实现时钟分频。可以想象:经两级锁存器延迟1 个时 钟周期,经三级延迟1.5 个周期,经四级延迟2 个时钟周期,……,依次类推。而时钟分频 电路要实现可控制的4 分频或5 分频,同时还要使占空比满足要求,因此,可以通过相应的 控制、反馈逻辑让输出时钟信号满足需要的相位关系。

3 分频电路的 CMOS 实现与仿真

根据第二部分的分析以及实际的使用要求,设计出如图2 所示的时钟分频电路,图中 Mode 为分频模式选择信号:Mode 为低,完成对输入时钟信号clkI、clkIN 的4 分频;Mode 为高,进行5 分频。分频后时钟进行后续的数据串并转换使用,因使用角度不同,需要产生 不同的分频时钟。用于移位存储链的时钟占空比:Mode 为低,即4 分频时为1:3;Mode 为 高,即5 分频时为1:4;用作同步输出的时钟占空比均为1:1。

由图 2 可以看出,时钟分频模块由一个类扭环计数器和相应组合逻辑、反馈网络组成。

类扭环计数器是该电路的核心,其由图3 所示的锁存器和辅助逻辑组成。该电路在Mode 信 号为不同电平时可以完成对输入时钟的4 分频和5 分频。其工作过程可分析如下:

当控制信号 Mode=‘0’,即对时钟进行4 分频时,类扭环计数器的工作路径是1s→2s →3s→4s→9s→1s,该电路是可以自启动的,假定初时状态为10101,那么其工作过程为:

至此出现了循环,从其工作过程可以看出,分频后时钟的周期是输入时钟的4 倍(8× T/2=4T),即4 分频。为了实现相应的时钟占空比要求,结合图2 和上述分析中可知,输出 时钟信号:

clk_4_5= 2s ,其占空比=1:1;clk_4_5_N=2s,其占空比=1:1;

clk_4_5_div_1:1= 4s ,其占空比=1:1;clk_4_1:3_5_1:4=3s?9s,其占空比=1:3。

当控制信号 Mode=‘1’,即对时钟进行5 分频时,类扭环计数器的工作路径是1s→2s→3s→4s→5s→6s→7s→8s→9s→1s,该电路是可以自启动的,假定初时状态为100101010,那么其工作过程为:

至此出现了循环,从其工作过程可以看出,分频后时钟的周期是输入时钟的5 倍(10 ×T/2=5T),即5 分频。为了实现相应的时钟占空比要求,结合图2 和上述分析可知,输出 时钟信号:

clk_4_5= 2s ,其占空比=3:2;clk_4_5_N=2s,其占空比=2:3;

clk_4_5_div_1:1= 4s ,其占空比=1:1;clk_4_1:3_5_1:4=3s?9s,其占空比=1:4。

对于时钟信号 clk_4_5 和clk_4_5_N,其占空比应为1:1,但此处仅从电路上观察直接的 功能效果并不能达到,因此需要在2s 信号输出前将其通过由缓冲器链组成的占空比调整电 路,通过调整信号的上升、下降时间达到预期要求。

采用Cadence 公司的Spectre 仿真工具在SMIC 0.18um CMOS 工艺下对时钟分频电路进 行仿真,可得仿真波形如图4 和图5 所示。图4 所示为核心电路:类扭环计数器的工作波形。 图5 是类扭环计数器各级输出信号经过组合逻辑后所得到的相应分频后时钟信号。从图4、 图5 可以看出,时钟分频结果与预期功能要求一致。

4 小结

本文分析了用于高速收发系统接收端的时钟分频电路的设计,通过对扭环计数器计数原 理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数分频 和偶数分频,并根据实际需要通过组合逻辑、反馈网络达到相应的占空比。文中给出了该电 路的CMOS实现,并在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真, 结果显示电路可达到预期要求。

本文作者创新点:通过对扭环计数器原理的分析,提出了一种基于类扭环计数器的分频电路, 可以模式可选的实现奇数和偶数分频,并达到相应的占空比。

关键字:设计

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2011/0329/article_6328.html
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