电压突变的影响--DV/DT

2011-01-30 11:37:23来源: 互联网

回顾“数字设计基础知识--频率与时间”文中式,数字信号主要的频率分量都位于它的转折频率以下。转折频率FKNEE与脉冲上升时间TR相关,而与传播延迟、时钟速率或转换频率无关:

信号传播的整个路径,包括器件封装、电路板布局以及连接器等,如果要它们正确地分发转换时间为TR的数字信号,其频率响应至少在FKNEE之前都应当是平坦的。如果FKNEE之前某个路径的频率响应不是平坦的,在路径端收到的信号则可能出现上升时间劣化、鼓包、过冲或振铃。

缩短上升时间将迫使FKNEE的值升高,使得信号传播的问题更加严重。这是过分缩短上升时间的首要缺点。

电路的DV/DT还可能影响其他邻近电路上的信号。这一串扰是由互容机制产生的。两个邻近的电路元件总是会有容性的相互作用。参考如下:

“两个电阻都接地,相应的容性耦合等于0.004,同时感性串扰是0.032。对一个工作在50欧阻抗级别的电路来说,这是一个典型的比率。对于高阻抗电路,涉及的DV/DT较大,DI/DT相对较小,得到的容性耦合相应地比较大。

在门电路的低输出阻抗的情况下,门电路直接驱动传输装置,感性耦合问题被扩大。在该情形中,总的感性耦合信号能量在远端终结,而不是如例1.4中一分为二。”

如上所提示,在数字系统中,由互容引起的串扰要远小于由感引起的串扰。

我们可以把电路最大的DV/DT与它的10~90%上升时间以及电压幅度△V联系起来:

关键字:DV  DT

编辑:神话 引用地址:http://www.eeworld.com.cn/mndz/2011/0130/article_4434.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
DV
DT

小广播

独家专题更多

富士通铁电随机存储器FRAM主题展馆
富士通铁电随机存储器FRAM主题展馆
馆内包含了 纵览FRAM、独立FRAM存储器专区、FRAM内置LSI专区三大部分内容。 
走,跟Molex一起去看《中国电子消费品趋势》!
走,跟Molex一起去看《中国电子消费品趋势》!
 
带你走进LED王国——Microchip LED应用专题
带你走进LED王国——Microchip LED应用专题
 
电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved