高速高精度流水线模数转换器的设计

2011-01-24 15:37:42来源: 电子产品世界

  引言

  随着新一代无线移动通信时代的到来,通信系统中数字中频接收机对ADC的速度和精度的要求越来越高,而兼顾了速度和精度的流水线ADC是适应这种要求的较好选择。

  在大规模模拟电路的设计中,由于电路规模比较大,提取寄生参数时如果提取寄生电阻,那电路节点数急剧增加,后仿真速度将会很慢甚至无法收敛,所以在提取寄生参数时一般只提取寄生电容,这样电路节点数不会增加,仿真时间也不会太长。但采用这种方式时仿真将忽略的影响,这与实际情况是有差别的,在版图设计时需酌情考虑,尤其当版图走线中有静态电流流过的时候。

  本文给出了两次流片(tape out)的测试结果。着重分析了第一版芯片参考电压模块版图设计时由于不合理的布线,导线上的对ADC参考电压、静态特性和动态特性的影响,并用MATLAB搭建的行为级模型来模拟验证对ADC性能的影响。此外,根据对第一版芯片测试结果的分析,第二版芯片对参考电压产生电路的版图进行了修正然后重新流片,测试结果表明,对的分析是合理的,对应的修正措施也是行之有效的。

  系统结构和关键电路模块设计

  本的系统结构如图1所示,主要由时钟电路参考电路和ADC核心电路三部分组成。ADC核心电路用采样保持放大器(SHA)采集模拟输入信号,接着第1级采用3.5位/级的结构,后面7级采用1.5位/级的结构,最后1级为2位的ash ADC。

  采样保持放大器

  如果不使用采样保持放大器,ADC的输入带宽将受限于孔径误差(aperture error)[1],所以本设计在级电路之前放置了一个SHA。从噪声和功耗两方面考虑,SHA采用电荷翻转式(flip-around)结构而不是电荷重分配式结构(charge-redistribution)。

  级分辨率的优化

  当第一级电路从采样相进入到建立相的一瞬间,运放输入端会产生一个阶跃电压Vx,文献[2]指出第一级电路分辨率越高这个阶跃电压Vx越小,意味着建立时间越短,并且对运放压摆率的要求越低。第一级电路分辨的提高可以降低对电容匹配的要求[3],从而可以不用校准电容失配而实现12位的ADC。此外,相比1.5比特/级的结构,3.5比特/级的结构在功耗和面积上都更有优势。

  级缩减技术

  由于系统对每一级建立精度的要求逐级降低,所以运放的速度和增益也可以逐级降低,从而运放的功耗和面积也逐级降低,这就降低了ADC的总功耗和总面积。此外,电容在MDAC工作过程中动态得充放电造成一部分动态功耗,所以也可以在满足KTC噪声要求的前提下逐级缩减电容值来降低功耗。在减少电容的同时,其实也减小了运放的负载,从而进一步减小运放功耗。

  运算放大器

  高精度ADC对运放的增益要求很高,对于12位ADC的SHA来说,要求由有限直流增益造成的误差小于1/2 LSB,即:

  其中,N是ADC的分辨率,Cp是运放输入端的寄生电容,Cs是采样电容。假设Cp/Cs<<0,那A0至少要大于78dB,考虑到工艺偏差,设计时至少留6dB的裕量,也就是说A0要大于84dB。在0.18mm CMOS工艺下,本征增益本来就比较小,要实现如此大的增益采用一般的结构很难实现。我们选择如图2所示结构,第一级为带增益自举技术的共源共结构[4],主要用来实现高增益。而第二级为简单的共源放大器,主要用来实现大输出摆幅。

  自举开关

  在CMOS电路设计中,常用开关有MOS管单管开关、传输门开关(CMOS互补开关)和栅压自举开关[5]。由于单管开关和传输门开关在接通变化幅度较大的信号时会引入严重的非线性,而栅压自举开关的线性度很好,所以采样保持放大器、第一级电路和第二级电路中的采样开关均采用栅压自举开关以提高ADC的线性度,而后面各级由于要求逐级降低采样开关用简单的CMOS互补开关即可。

  第一版芯片测试结果及分析

  在输入信号频率为2.41MHz,幅度接近2Vp-p时,采样率从15.5MHz增加到100MHz,ADC的SNDR和SFDR分别大于57.9dB和68.9dB。另外测得该芯片的DNL为-1.0/+0.2LSB,INL为-5.0/+5.0LSB。

  如图3中(a)和(c)是在30MHz采样率、2.41MHz输入信号下测得的INL和FFT曲线。INL为-5.0/+5.0LSB,SFDR为68.9dB,SNDR为58.4dB。无论是动态性能还是静态性能,对于一个12bit的ADC来说这个结果显然不能令人满意。通过观察静态特性曲线,可以发现曲线很有规律,每隔256个码就会出现一个拐点,这是因为每隔256点就出现失码现象,共有14处失码,与ADC第一级3.5bit传输曲线的折线位置重合,故推断可能是第一级电路出了问题。

  通过对版图的仔细分析,发现版图中存在一个严重的问题。如图4所示的参考电压产生电路,Vrp和Vrn的缓冲电路(buer)采用的是开漏结构的两级运放,在Vrp和Vrn的缓冲器之间串联了一组电阻用来产生第1级电路中3.5位flash ADC所需的14个比较电平。如果不考虑,节点1和2是重合的,第一级的参考电压VRP’和其它各级的参考电压VRP相等,VRN和VRN’也是如此。但是由于导线都会有电阻,所以实际情况是节点1和2之间,3和4之间有Rp,而Vrp和Vrn的驱动电路均是开漏结构,在节点1到节点4之间存在静态电流Idrop,这个电流流过Rp就造成了节点1和2之间的压差:

  节点3和4之间的情况与之一样。经过估算Rp的值大约为8.5Ω,而Idrop约为0.76mA,所以V为6.5mV。在画版图时,没有考虑的影响,给第1级级电路DAC用的参考电压直接就近从节点2和3引出,因此造成了第1级的参考电压VRP’和VRN’与后面各级的参考电压VRP和VRN存在V的差值,因此,第一级电路的参考电压为:

  后面各级电路的参考电压为:

  由于第1级电路的参考电压比其它各级都小,ADC出现失码现象。为了进一步分析第1级参考电压偏小会对ADC静态特性和动态特性产生多大的影响,我们用Matlab来行为级建模仿真,并与30MHz采样率下的INL、SFDR和SNDR做对比。

  建模主要基于如下两个前提:

  (1)第1级的参考电压为:Vref’=0.987V

  其它各级的参考电压为:Vref=1V

  (2)不考虑噪声、失配、运放有限增益和有限带宽等非理想因素。

  如图3中的(b)和(d)所示为ADC行为级仿真结果。行为级仿真的INL为-4.2/+4.4 LSB,SFDR为65dB,SNDR为59.2dB。由图可知仿真结果很好得再现了实际测试结果,第1级参考电压偏小不仅加重了ADC的奇次谐波失真,也造成了很大的偶次失真。综合来说,第1级参考电压的偏小会对ADC静态特性和动态特性造成很大的影响,通过模拟仿真较好地解释了实测时ADC静态特性和动态特性很差的原因。

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  第二版芯片所做改进及测试结果

  第二版芯片对第一版芯片参考电压电路的版图进行了修正,如图5所示,本来第1级DAC的参考电压是从节点2和3引入的,现在改成从第2级的参考电压上接入,即从节点1和4上接入,这样ADC各级电路DAC的参考电压均相等。

  如图6所示,在15.5MHz输入信号频率和20MHz采样率下测得DNL和INL分别为-0.22/+0.21LSB和-0.62/+0.46LSB.

  图7是在15.5MHz输入,100MHz采样率的情况下测得的32768点FFT频谱图,由图可知,SFDR达到了79.8dBc,SNDR为65.1dB,有效位数ENOB为10.5bit。

  图8给出了SFDR和SNDR随采样率变化的值,在2.41MHz输入信号时,SFDR在100MHz采样率范围内均保持在86dBc以上,而ENOB均大于10.9bit;对于15.5MHz的输入信号,SFDR保持在78dBc以上,而ENOB从50MHz采样率时的10.8bit降到了100MHz采样率时的10.5bit。

  图9是该芯片的显微照片,表1列出了第二版芯片的关键指标。


  对比版图修正前后两版芯片的测试结果,我们可以发现修正后ADC的INL从原来的-5.0/+4.8LSB降低为-0.62/+0.46LSB,在2.41MHz输入,100MHz采样率下SNDR和SFDR分别从原来的57.9dB和68.9dBc提高到67.5dB和87.2dBc。所以说,本文对的分析是合理的,对应的修正措施也是行之有效的。

  结语

  本文给出了两次流片的测试结果,着重分析了第一版芯片性能不太理想的原因,指出问题出在版图设计中的效应,并用MATLAB行为级建模验证了这种效应对ADC性能的影响。根据分析结果,第二版芯片版图相应地作了修正并再次流片,测试结果表明本文对的分析是合理的,对应的修正措施也是行之有效的。修正后ADC的INL从原来的-5.0/+4.8 LSB降低为-0.62/+0.46 LSB;在2.41MHz输入,100MHz采样率下SNDR和SFDR分别从原来的57.9dB和68.9dBc提高到67.5dB和87.2dBc。该ADC是在0.18mm CMOS工艺下加工的,总面积为3.51mm2,电源电压为1.8V,功耗仅112mW。

关键字:流水线ADC  参考电路  寄生电阻

编辑:金海 引用地址:http://www.eeworld.com.cn/mndz/2011/0124/article_3077.html
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