全差分BiCMOS采样/保持电路仿真设计

2010-06-12 09:59:21来源: 中电网

0  引言

    随着数字技术、微机和模数转换技术的研究与进展,作为模拟和数字信号接口电路的模数转换器(ADC)得到了广泛应用。由于ADc中的重要组成单元——采样/保持(S/H)电路的精度和速度直接决定ADC的性能,所以设计高性能S/H电路是改善ADC性能的重要一环。目前研究S/H电路的文献有不少,例如文献[1]设计了电荷翻转型S/H电路,但该文未考虑开关导通电阻对电路性能的影响,S/H电路具有较大的失真;文献[2]设计的S/H电路虽然考虑开关对电路的影响,但未曾考虑全差分运放电路共模输出电压对静态工作点的影响。为了解决传统S/H电路失真大和静态工作点不稳定的问题,采用0.25 μm BiCMOS工艺,设计了一款高速率、高精度的10位全差分BiCMOS S/H电路。文中改进型自举开关电路和双通道开关电容共模反馈电路(CMFB)设计具有创新性。

1  整体设计思路

    图1为s/H电路的结构,Ucm为运放的共模输入电压,采样开关N1和N2设计为图2的自举开关,N3~N8采用NMOS开关,以上开关在相应的时钟信号为高电平时闭合。当φ1d为高电平、φ2为低电平时,输入电压uI通过电容CS进行采样;当φ1d低电平、φ2高电平时,电路进入保持阶段,uI经过采样电容CS和反馈通道连接至运放输出端,输出端负载由CL驱动,这样的采样电路结构使反馈系数接近于1。根据推导,在采样阶段,CMOS开关工作在线性区,采样开关管-源电压UGS与输入电压uI的关系为

UGS=UCP-UIsin(2πfIt)(1)

式中:UI为输入电压uI的幅值;fI为输入信号频率;UCP为采样时钟信号的幅值。在保持阶段φ2导通,CS的下极板直接与运放的输出端相连接,uI通过采样电容传输至输出端;当采样阶段过渡到保持阶段时,CMOS器件出现沟道电荷注入,同时在保持阶段由于电容耦合,会出现时钟反馈通道。因此利用下极板采样技术降低开关动作时对采样信号的影响,两个阶段CS上存储的正负电荷相互抵消,从而消除了运放工作时产生的误差。另外,选取合适的时间常数RC可以提高采样速率。

2  输入端栅-源自举开关的设计

    当uI=UIsin(2πfIt)时,图1中的CMOS开关N1和N2的导通电阻与输入信号呈非线性关系,因此对连续时间信号采样时,会产生信号失真和幅度波动,这限制了采样速率和S/H电路的开启时间;且CMOS开关的栅.源电压越大,导通电阻越小。若将N1和N2设计为栅-源自举开关,就能保证N1和N2的栅-源电压不超出VDD,则导通电阻接近于常数并使失真降到最低。于是设计的栅.源自举开关如图2所示,CP为高电平时,VN1和VN2导通,电容C3充电至VDD,VN8和VN6导通,VN7关闭。CP为低电平时,VN1,VN2和VN8断开,VP4,VH5和VN7导通,C3上电压就经过VP4,VN7和VN5加至VP5上,其栅-源电压UGS=VDD;当CP为高电平时,栅-源自举开关Nl和N2导通,CP为低电平时栅.源自举开关N1和N2关断。在CP相VN6导通,A点电压较高,开关VN1和VN2呈现阻性负载,因此存在着如图2中虚线所示的泄漏电流ID,严重制约运放增益的提高。采用VP6进行钳位,使得CP相VN6处于关闭状态,并使采样开关N1和N2自举电压提高10%,泄漏电流减小40%。由于存在着衬偏效应,所以N1和N2的导通电阻不能保持为定值,采用小尺寸的VP5不但可减小导通电阻,而且能改善线性度。图2中输出缓冲电容C4起到隔离作用。

3  全差分运放的设计

    对于图1采样/保持电路,在φld时刻对输入差分信号采样,φ2时刻将前一时刻存储于Cs上的电荷传到输出端,φ1为下极板采样开关N3和N4的控制时钟信号,它比时钟信号φ1d延时t1,使开关N3和N4先于开关N1和N2开通或关断。图3为图1电路所要求的时钟信号:设计的S/H电路是一个零阶采样电路,因为在采样阶段N7和N8都导通,输人和输出信号具有相同的直流分量;在采样和保持阶段电压变化不明显,但每一个采样阶段运放的输出电压都要置为0 V。因此,所设计全差分运放除了具有高速、高精度性能外,还要有输入、输出端短路的特性。

    图4为多增益级折叠式共栅-共源运放电路,采用Q1和Q2双极型晶体管(BJT)差动输入方式,共栅-共源镜像电流源VP3和VP4,VP1和VP2作为有源负载,藉此提高运放的电压增益;采用Q3,Q4和Q5,Q6共基-共射电路作为运放的差动输出级,以增强运放的负载驱动能力并具有高速特性;开关电容构成共模反馈电路(CMFB),可使运放的输出信号和输入信号的直流分量相等;UB1,UB2,UB3和UB4为偏置电压。转换时间tC和建立时间tS分别约为采样周期TS的1/8和3/8。经过计算,当fS为250 MHz时,tC=0.5 ns,tS=1.5 ns。这就要求转换速率(SR)为500 V/μs,计算公式如下:SR=UP-P/tC(式中UP-P为输入电压峰-峰值,UP-P=250 mV)。为使运放获得较高的直流增益和高精度,所设计S/H电路的绝对误差δ≤±ULSB/2,它的输出电压有效值U。与直流增益A、采样电容CS及寄生电容CP的关系式为

Uo≈UI[1-(1+CP/CS)/A](2)

    由式(2)可见,通过增大运放的直流增益A来减小增益误差(1+Cp/Cs)/A,可使Uo与UI之间的偏差小于1/2N+1(N是系统所要得到的精度位数)。因而对于10位系统,电压增益至少为67.21 dB,此时CP≈0.12 pF。考虑到电路提速的要求,取CS=1 pF。对于线性采样电路来说,为使tS=0.375 7TS,取单位增益带宽fT大于725MHz。fT与反馈系数F、建立时间常数τS之间有如下关系

fT>1/2π(FτS)=1/2π[F(tS/7.6)]  (3)

式中:建立时间tS=7.6τs,F=0.89。与CMOS运放相比,BiCMOS运放不但具有高增益、低噪声特性,而且具有较短的建立时间ts,速度较快,尤其是其相位裕度大于45°,因此运放的工作性能稳定。

4  双通道共模反馈电路的设计

    因为全差分折叠式运放的共模输出电压对器件的适配情况较为敏感,所以在运放中加入双通道开关电容CMFB电路,可以达到稳定其静态工作点和增大共模输出电压摆幅的目的。图5为采用开关电容结构设计的共模反馈电路,用以稳定输出摆幅和电路阻抗。设计的CMFB电路通过对共模输出电压进行反馈校正,确保运放输入和输出短路。图5中uO+和uO-为运放的输出电压,uc为运放的理想共模输出电压,uc=(uO++uO-)/2,uc作为图4中VP和VP构成的共栅-共源电流源I3和I4的栅极电压。共模反馈系数β=2CS/(2CS+CP),图5φ1和φ2为时钟信号,其中的开关均为PMOS管;φ1时刻开关电容CS进行充电,φ2时刻非开关电容Cc产生输出电压的平均值,用以形成控制运放电流源IS的电压。CC上的直流电压由CS决定,CS和CC并联在UB1和UB2两个偏置电压之间起开关作用,UB2=uc-VDD,CS为0.1~0.25 CC。图6是电源电压为1.2 V,输入电压uI峰-峰值为0.6 V,采用0.18 μm CMOS工艺,共模输出电压uc的仿真波形。由图6可截出uc的最大输出电压幅值Ucm≈600 mV,运放达到共模输出电压的稳定时间tW=(4.135-4.12)×10-7s≈1.5 ns。


5  实验结果与分析

    利用Cadence Spectre软件工具的仿真环境,采用SMIC公司0.25μm标准BiCMOS工艺,进行了模拟仿真实验。实验运放电路的参数如下:输入信号频率fI为0~10 MHz的正弦波电压,共模输入电压为1.5 V,UP-P=1 V,fS=250 MHz,输出端负载电容CL=0.5 pF。从图7采样放大器的频响曲线可见:运放直流电压增益A=72 dB,单位增益带宽fT=1.6 GHz;S/H电路的反馈系数F=0.89时,对应的相位为-107.9°,故相位裕度Pm为72.1°,满足系统大于725 MHz的带宽要求,同时相位裕度大于45°,因而所设计的系统是稳定的。图8为所设计的S/H电路,经仿真实验获得的离散傅里叶变换(DFT)频谱分布,可见当fI=10 MHz,fS=250 MHz时,S/H电路的SFDR=-61 dB,SNR=62 dB,三次谐波电压201gU3=-105.6 dB,SNR大于50 dB,此时S/H分辨率ENOB=(SNR-1.76)/6.02>10位,满足10位ADC的性能要求。表1为运放的仿真结果,建立时间tS=1.37 ns,转换速率SR=500 V/μs,功耗PD=8 mW,tS较短,SR较高,PD较低,符合ADC的高速要求。表2为所设计的S/H电路与其他文献S/H电路的仿真结果性能对比情况,由表可见,所设计的S/H电路的fS=250 MHz,采样频率适中;其VDD=3 V,比文献[3]中的S/H电路低0.3 V,而功耗PD=10.85 mW,介于前两者之间,比文献[3]S/H电路降低15.15 mW;但它具有10位的高精度,比文献[3]S/H电路提高了两个精度等级。


6  结论

    采用0.25μm SiGe BiCMOS工艺,在全差分折叠式BiCMOS运放的基础上设计了S/H电路。文中设计的S/H电路,采用下极板采样和改进型自举开关新技术,从而提高了采样速率和线性度。由实验数据可知,设计的全差分折叠式BiCMOS运放具有高增益、高精度和高增益带宽性能,运放中在关键部位、选用有限数目的BJT使电路拥有较快的转换速率和大电流驱动能力,且运放的建立时间有所降低;而新设计的双通道共模反馈(CMFB)电路,既稳定了静态工作点,又改善了温度稳定性;另外,所设计的S/H电路中的采样开关统一设置为CMOS开关,故功耗大为降低。由于当fI=10 MHz,fS=250 MHz时S/H电路的仿真结果满足了10位精度ADC的性能要求,所以该款S/H电路对于高速、低压、低耗的ADC和其他微处理器及信号调理电路的设计都具有指导作用。

关键字:采样  保持电路  BiCMOS  全差分运放

编辑:金海 引用地址:http://www.eeworld.com.cn/mndz/2010/0612/article_2323.html
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