如何收敛高速ADC时序

2010-04-08 08:58:58来源: 21ic 关键字:ADC  时序  收敛

  更高速的 ADC 在转换器输出和接收机输入之间有严格的时序要求;知道如何利用产品说明书数字来保证无错误数字传输

  最近几年,高速、高精度的模数转换器 (ADC) 变得疾速。在 2006 年,一款业界一流的 12-位转换器才达到 250 兆采样/秒 (MSPS)。而今天,这一速度已经翻了一番,达到了 500 MSPS。14-位和 16-位精度的类似发展趋势也日益明显。这表明,在比特精度不变的条件下,ADC 速度正以几乎每年翻一番的速度发展。采样速率增长的结果是,收敛数字时序来确保您终端系统的数据完整性正变得越来越重要。

  要收敛时序,需在 ADC 和数字接收机产品说明书中找到建立时间 (tsu) 和保持时间 (th)。建立时间是接收机时钟沿之前数据必须有效的时间,而保持时间是时钟沿之后 ADC 数据必须有效的时间量(请参见参考文献1)。ADC 的建立时间和保持时间加在一起便决定了时间数据是否有效。这样,长建立时间和保持时间是 ADC 的一种理想状态。

  同样,对于数字接收机来说,通过增加建立时间和保持时间,您可以获得规定的数据有效时间。这种情况下,数值越小越好。要收敛时序,ADC数据有效时间应该始终大于接收机的输入要求数据有效时间。

  通常情况下,ADC 产品说明书有两套时序数:一套用于输入时钟;另一套用于输出时钟。要知道您的应用使用哪一套,需考虑有多少 ADC 数字总线连接到您的数字接收机。不管您是什么样的应用,收敛时序时请始终使用最小值栏中的值,因为它们代表极端情况。

  在一个 ADC 输出总线和一个数字接收机的最简单情况下,数字接收机的默认时钟连接会使用 ADC 时钟输出,有时称作数据准备 (dataready) (DRY)。利用这种设计方法,您可以最大化 ADC 的建立和保持时间。使用参考输出时钟的产品说明书数值。

  为什么?简而言之,我们必须了解 ADC 内部的输出缓冲。ADC 输出缓冲的时序随半导体工艺、缓冲电压电平和温度的差异而不同。使用 ADC 的时钟输出时,工艺、电压和温度的差异等同地作用于 ADC 数字和时钟输出。这就避免了时钟和数字输出之间延迟的增加,从而最大化 ADC 建立时间和保持时间。

  当一个系统中出现多个 ADC 时,需考虑两种截然不同的情况。第一种情况中,需考虑的状态是:这些 ADC 均安装在同一颗 IC 上,并且每条全数字输出总线仅提供一个时钟输出。(例如,在 ADS62P45 设计里,TI 将两个 ADC 集成到一颗 IC 中。)由于所有 ADC 通道都在同一颗 IC 上,因此工艺 、电压和温度处处都相同。这样,对于最大 ADC 建立时间和保持时间来说,设计人员应该在多个 ADC 数字总线中使用 ADC 的时钟输出来锁闭;假设能够以这种方式来配置接收机。这种情况与前面介绍的情况类似,您可以使用被称为 ADC 产品说明书输出时钟的建立时间和保持时间。

  另一种情况中,您有多个连接单时钟接收机的 ADC IC,则您必须使用参考时钟输入的 ADC 时序数。即使您仍然在多个 ADC IC 输出中使用 ADC 时钟输出来锁闭,您也需要使用参考 ADC 时钟输入的时序数来收敛时序。至少,不同 IC 之间的半导体工艺会不同,从而带来更大的延迟,并最小化 ADC 建立时间和保持时间。但是,如果您可以使用器件最小值收敛时序的话,那么您就可以保证接口比特误差不会因时序而出现。

关键字:ADC  时序  收敛

编辑:金海 引用地址:http://www.eeworld.com.cn/mndz/2010/0408/article_2161.html
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