PLL性能提高,今年TDC新提案接连不断

2010-02-24 18:46:40来源: 技术在线

  “ISSCC 2010”的“Session 13:Frequency&Clock Synthesis”是关于由分频器相位比较器、环路滤波器以及VCO构成的模拟方式PLL的研讨会。美国SiTime等发布的MEMS振荡器用Fractional-N PLL(论文序号:13.1)和富士通研究所发布的面积仅0.3mm2的ISDB-T用Fractional-N PLL颇受关注。另一方面,“Session 26:High-Performance&Digital PLLs”是一场采用了TDC(Time-to-Digital Converter)以及欠采样(Sub-Nyquist Sampling)技术的数字方式PLL研讨会。提高TDC线性和分辨率、降低功耗的发布接连不断(论文序号:26.1、 26.2、6.3、26.5、26.7、6.8)。克服了去年提出的欠采样型PLL缺点的新方法也亮相了(论文序号:26.4)。

面向ISDB-T/Tsb/Tmm的新型Fractional-N PLL亮相

  富士通研究所发表了以65nm级CMOS工艺制造的频率分辨率为1/7MHz的Fractional-N PLL(论文序号:13.3)。通过分别并列配置7个分频器、相位比较器和电荷泵(Charge Pump),将其作为FIR滤波器运转,从而将杂散(Spurious)从-29.5dBc改善至-61.2dBc。另外,通过采用了相位比较器的高频补偿技术,将PLL的锁定时间抑制在了21.1μs。

TDC的新提案接连不断,有利于提高PLL的杂散性能及降低功耗

  美国哥伦比亚大学(Columbia University)、意大利帕维亚大学(University of Pavia)和意大利意法半导体(STMicroelectronics)发布了无线通信用、以65nm级CMOS工艺制造的3.5GHz的All- Digital PLL(ADPLL)(论文序号:26.1)。为了降低基于TDC非线性的小数杂散(Fractional Spurious),在TDC输入中设置了随机延迟电路。还配备了可以抑制基于随机延迟的相位噪声劣化的补偿电路。将原来-45dBc左右的杂散改善到了-58dBc,改善了16dB。

  NEC和NEC电子发布了面向无线LAN和WiMAX、以90nm级CMOS工艺制造的2.1~2.8GHz的ADPLL(论文序号:26.2)。配合参考时钟的时间,只在必要时驱动TDC,从而兼顾了相位噪声性能和低功耗。频偏(Offset Frequency)为300kHz时的相位噪声为-105dBc/Hz,功耗为9.72mW。

去年亮相的欠采样型Integer-N PLL,继相位噪声之后挑战改善参考频率杂散

  荷兰特文特大学(University of Twente)和国家半导体(National Semiconductor),成功地大幅改善了欠采样型PLL存在的杂散问题(论文序号:26.4)。通过设置可以调整对VCO输出信号采样的参考信号相位的DLL(Delay-Locked Loop),将杂散抑制在了-80dBc以下。输出频率、偏频为200kHz的相位噪声、功耗和面积分别为2.21GHz、-121dBc/Hz、3.8mW和0.2mm2。(特约撰稿人:藤本义久,夏普电子元器件业务总部)

关键字:PLL  TDC  ISSCC

编辑:冀凯 引用地址:http://www.eeworld.com.cn/mndz/2010/0224/article_2081.html
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