一种嵌入式高性能比较器的设计应用

2010-02-08 10:24:22来源: 微计算机信息 关键字:比较器  级联结构  正反馈  失调校准  自清零

  1 引言

  按一般原理,比较器将输入信号进行比较,得到数字逻辑部分能够识别的数字信号[1]。它是A/D 转换器的核心单元,其精度、速度等指标直接影响整个A/D 转换器的性能。在转换器中通常采用比较器级联的结构,这种结构能够提高速度、保证分辨率、降低延时和功率 消耗,同时它对输入电压范围、输入电阻以及电路面积也有很大的影响。此外,由于器件失配、电压范围受限制等影响精度的因素的存在,引入失调校准技术则是必不可少的步骤[2-8]。

  就一个速度为 1MS/s、10-bit 的逐次逼近型A/D 转换器来说,其比较器的精度要求至少应达到1/2LSB,即0.5mV,转换速率在10MHz 以上[2]。考虑到设计余量,本文所论及的比较器能够分辨0.2mV 的电压,速度能达到20MHz,而功耗仅为8μW,其能满足嵌入式A/D 转换器高精度、中速,低功耗之性能要求的优势显而易见。在本文中,我们首先介绍比较器的基本结构,稍后再对比较器各级的具体电路加以分析,最后给出结果分析。

  2 电路结构分析

  级联结构的比较器逐级放大输入信号,使之放大到数字电路可以识别的幅度。这样就可以避免由于比较器增益过大而引起的运行不稳定现象。但是,对于一个逐次逼近型的A/D 转换器,为保证一定的速度,比较器级联的个数m 也要符合一定的规则。

  利用公式 m ≈ ln(1/ r),最终得到m=6,其中r 是分辨率,这里就是1/1024[3]。比较器的恢复时间是制 约响应速度的一大因素,本设计中单级比较器的恢复时间为15ns,而级联后为1ns,恢复时间明显缩短,且远小于时钟周期的一半,保证比较器可靠的工作。

  本文设计的比较器,其前三级是带有正反馈的差分放大器,它能够迅速将输入信号建立到数字电路可以处理的幅度,而且它结构简单,对中、高速比较器来说是较好的选择[4],而与此相比,电路后三级则是简单的反相器。

  另一方面,为达到10-bit 的分辨率,比较器之间都采用了电容耦合,通过将贮存在电容上的失调电压与输入叠加来消除失调电压。本设计采用的是一种混合的失调校准技术,即它同时使用了输入失调校准(IOS)和输出失调校准(OOS)技术。IOS 是通过组成单位增益将失调电压贮存在输入耦合电容,而OOS 则是通过将输入短接,把失调电压存储在输出耦合电容。对于相同的前置放大器,引用OOS 方法可以得到更小的剩余失调电压,并且OOS 要比IOS 中的偶合电容小,但是,OOS 的方法通常对前置放大器的增益有着严格的控制,而IOS 方法中所组成的反馈结构,能够促使前置放大器进入工作区。因此,人们通常采用两种方法的多级结构[5]。

  2.1 第一级比较器结构

  为了减小比较器小信号输出的建立时间,通常的规则是要求第一级比较器具备一定的增益和足够大的带宽[3]。栅极交叉的正反馈可以很大程度的提高电路增益,但是为了更好达到指标,本设计采用两级运放构成的比较器。

  结构如图 1 所示, M1,M2 组成出入差分对,M5,M7,M6,M8 构成栅极交叉的、带 有正反馈的负载,这样的状态可以提高电路的增益,而且M5 和M6 要比M7 和M8 的跨导小,使得这个电路构成弱反馈。至于M3,M4,它们则构成第二级正反馈[6]。通过优化正反馈中M3~M8 的宽长比,还可以达到减小静态电流,减小相应功耗的目的。

结构图

  对其进行交流仿真,得到第一级的增益为 20dB,带宽为62.5MHz,性能明显优于一级运放,验证了选择的正确性。

  此外,第一级比较器只采用输出失调校准技术(OOS),并且失调电压是通过放大后存储在电容上的,在这种情况下,就很容易出现耦合电容饱和现象。为了防止这种结果的产生,设计者必须要严格的控制第一级的增益[5]。由图知,这一级比较器是通过两级运放实现。那么首先计算第一级的直流电压增益。假设

公式

  图 3 为其仿真波形, 两个输入在时钟为低电平时各为其值,当时钟转换成高电平时两者相等。

1/2VDD基准产生电路

仿真波形

  2.2 第二级比较器的结构

  比较器 2 与比较器1 的结构基本相同,差别只是在第一级运放的输入和输出之间加入了开关。当控制时钟为低电平时,比较器输出与异端输入端接,进行失调校准。假设开关 S1,S2注入到电容上的电荷失配量为△Q ,C1=C2=C,则剩余的输入失调 / OS V ∝ ΔQ C 由此可见,增大C 可以减小剩余失调电压,但是,增大C 会延长复位和输出建立时间,而且会增大面积,于是我们折中考虑,选取C=544.5fF[5]。这一级放大器的增益为13。

  2.3 第三级比较器的结构

  该级比较器仍是由两级运放构成。第一级运放通过采用栅极交叉的弱正反馈结构、优化管子的宽长比,提高了原有电路的增益,但其代价是减小了带宽。本级放大器的增益为730。第二级运放使用镜像电路形成单端输出。

  3 结果分析

  3.1 整体仿真

  本文所论及的比较器采用 SIMC 0.25μm CMOS 工艺模型,选取电源电压为2.5V,时钟周期为250ns,并且使用Hspice 进行瞬态仿真。设定Vref=1.25V,Vin 每50ns 变化一次,分别为1.2498V,1.2502V,1.25V,1.2502V,1.2498V,其中当0~50ns 时钟为高电平时,比较器处于失调校准阶段。仿真图4:

仿真图

  3.2 功耗分析

  整个比较器的瞬态电流值见图 5,由图可知,在时钟信号跳变时,会给瞬态电流一个较大的冲击,因此降低时钟的转换速率可降低功耗。同时功耗是电压和电流的乘积,降低电源电压也能达到降低功耗的目的。综合考虑,本设计采用占空比为1/5、周期为250ns 的时钟 信号和2.5V 的电源电压。另外,本设计结构简单,减少了有效MOS 管的数量,这也是降低功耗的又一大因素。通过使用 Cadence 的计算工具的到平均电流为3.23μA,功耗为8μW。

整个比较器的瞬态电流值

  4 结论

  本文作者的创新点是,将六级比较器级联,其中前三级是带有栅极交叉正反馈的两级运算放大器,将信号迅速放大,缩短建立时间;整个电路结构简单,所占面积小;经过综合考虑,本设计采用了周期为250ns 的时钟信号和2.5V 的电源电压,大幅度的减低功耗;引入了输入失调校准(IOS)、输出失调校准(OOS)混合的校准技术和自清零技术,提高比较器精度。该比较器满足嵌入式10bit 逐次逼近A/D 转换器高精度、中速、低功耗的性能要求。

关键字:比较器  级联结构  正反馈  失调校准  自清零

编辑:金海 引用地址:http://www.eeworld.com.cn/mndz/2010/0208/article_2050.html
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