一种用于光盘伺服控制系统的通用滤波器的设计

2009-12-22 11:36:45来源: 电子工程师 关键字:FIR  IIR  Verilog  FPGA验证

  1 引 言

  通常,DVD/CD盘片在高速旋转时,由于表面翘曲、不圆度或者外界干扰等因素的存在,使读数光束焦深范围(简称读数光点)对目标信迹的跟踪扫描出现误差。对此,CD、DVD机中设置了伺服控制系统,以实现读数光点对目标信迹的动态跟踪。该系统以PID(比例微积分)闭环控制理论为基础,采用数字滤波的方式实现。该伺服控制系统的实现原理如图1所示。

伺服控制系统的实现原理

  图1中,Gc(z)为控制滤波器,G(s)为光盘读写系统的传递函数,R(s)为预期输出响应,C(s)为实际输出响应。整个闭环控制系统实现的核心是滤波器,它通过改善误差(FE)信号的幅相频特性来实现控制方案。这里,由于滤波器类型和阶数与G(s)密切相关,为了保证伺服控制系统的通用性,必然要设计一种通用可配置的滤波器,这正是本文所要讨论的重点。

  2 系统设计

  2.1 设计原理

  数字滤波器可以用式(1)的差分方程来表示:

公式

  其中,x(n)为输入序列,y(n)为输出序列,ak、bk为各自的系数。其对应的系统函数为:

公式

  当ak不都为0时,就是递归结构的IIR滤波器;当ak都为0时,就是非递归结构的FIR滤波器。

  2.2 设计方法

  由于传统的滤波器设计都与滤波器的类型密切相关,不同的类型采用不同的乘加网络结构实现,因此,无法满足通用的要求。但从滤波器的原始差分表达式(如式(1)所示)可知,FIR和IIR的区别仅在于ak是否为零,两者都进行累加乘积计算,这一特点决定了可以采用编程来配置滤波器的类型和阶数,再用状态机控制累计乘积的方式实现滤波器,从而达到阶数、类型都可配置的目的。

  由上述分析可知,所有的x(k)、y(k)、ak、bk均要由存储器送向运算单元进行计算。若采用以运算单元为中心的冯诺依曼结构,依次从存储器中取数据的做法,则必然会使速度受到很大影响。因此,我们借用Harvard结构将指令和数据分开编址、存取的做法,将x(k)、y(k)和ak、bk分别存放在不同的存储器中,单独编址,加快数据处理速度。同时,考虑到x(k)、y(k)可能同时对存储器读写,将读、写数据总线分开,进一步提高性能。图2就是采用类Harvard结构设计的滤波器的结构图。

采用类Harvard结构设计的滤波器的结构图

  图2中共包含一条指令流,三条数据流。指令流用于配置滤波器的和实现滤波器的读写控制;数据流的D—BUS1用于Y(n)的写回,D—BUS2用于X(n)、Y(n)的读出,Coef—BUS用于滤波器系数的写回和读出。因为系数存储单元和X(k)、Y(k)存储单元都采用双端口SRAM,所以,可同时进行读、写操作。

  运算单元采用算术累加器(MAC)实现。MAC由乘法器和加法器组成,其中,乘法器因为速度的限制,通常采用基于查找表(LUT)的并行分布算法(DA)实现,但该算法占用硬件资源较多,对实现的滤波器的阶数有一定限制,在本电路中不宜采用。在综合考虑面积和速度两方面因素后,最终选用Booth乘法器实现。整个电路的硬件结构图如图3所示。

整个电路的硬件结构图

  其控制逻辑中的配置寄存器(32bits)设计如表1所示。

控制逻辑中的配置寄存器

  需要特别说明的是,在对MEM1和MEM2存放数据时,滤波器系数和X(k)、Y(k)必须是一一对应的,从而使每次读数据时的读地址相同,简化寻址单元的设计。滤波器的运作是由状态机(逻辑单元)控制的,流程如下:

  (1)初始化系数存储单元,根据SP算出X(k)、Y(k)在MEM2中的分界地址SP+N和SP+M+N;

  (2)从MEM1、MEM2的(SP+j)单元读出数据送MAC计算,MEM2读出的数据写回(SP+j-1)单元,j为0时的数据无效,不写回;当j为M+N时,转步骤(4);

  (3)j加1,重复步骤(2);

  (4)一次Y(k)计算完成。将当前ADC的输入写回到MEM2的(SP+M+N)单元;

  (5)将本次计算所得的Y(k)送SP+M,j复位为0,重复步骤(2)。

  3 实现与仿真

  按照上述设计思想,用Verilog对系统进行RTL描述,代码层次结构如图4所示,其中,F—TOP为顶层wrapper模块,连接MAC、STATEM、SRAM三个子模块。MAC实现图3中虚线所示的Booth乘加器,得到的乘积为32 bits数,然后经过舍入调整(rounding)将其转化为16 bits数;STATEM模块实现上文提到的控制流程;SRAM模块由系数SRAM和数据SRAM(存放X(k)、Y(k))组成,分别对应图3的MEM1、MEM2,为了方便后面的验证,直接调用Xilinx的SRAM单元RAMB4—S8—S8。

代码层次结构

  代码使用synopsys VCS进行仿真,通过debussy的PLI接口生成fsdb波形文件。在debussy中对波形(图5所示是波形仿真图)进行分析。当前的配置寄存器的值为0x0000018f,为三阶IIR滤波器。READ—EN为读使能信号,低电平有效。STATE—WE—LOC为写使能信号,低电平有效。RADDR—LOC和WADDR—LOC是存储单元的地址,地址范围从0到5,与三阶IIR滤波器对应;当WADDR—LOC为5时,写入的是X(k),下一时钟周期变为2,写入Y(k)(标尺线所对的值0x000a,已经过rounding处理)。XIN—LOC和YIN—LOC是MAC的输入数据。STATE—LOC和YIN—LOC是MAC的输入数据。CUR—STATE为状态机的状态变化,可以看出,与前面的状态含义和状态机实现策略一致。这里,读写地址在整个运算过程中都占用两个时钟周期是为了保证MAC运算的正确完成,当X(k)和计算所得的Y(k)写回时,不涉及MAC运算,因此,只分配一个时钟周期。

波形仿真图

  为了确保滤波器以及整个控制系统设计的正确性,我们选用Xilinx Spartan2的XC2S50系列做FPGA验证。首先,在synplify中生成网表文件(edf),然后,通过Xilinx ISE生成带延时信息的单元网表文件(v)和线延时文件(sdf),用于在VCS中进行后仿真,最后生成FPGA下载文件(bit)。XC2S50硬件占用情况如表2所示。表2所示是FPGA资源分配表。

FPGA资源分配表

  该滤波器在光盘伺服控制电路中的应用表明,激 光头的恢复时间、稳态误差等计数参数均满足实际要求。该单元可直接用于伺服芯片的聚焦寻迹模块。

  4 结束语

  文中介绍了一种通用可配置滤波器的设计和实现。通过对该滤波器的配置可实现不同阶数和类型的滤波器,从而加大以数字滤波为基础的伺服控制系统应用的灵活性。

关键字:FIR  IIR  Verilog  FPGA验证

编辑:金海 引用地址:http://www.eeworld.com.cn/mndz/2009/1222/article_1940.html
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