关于数Gpbs高速存储器接口设计的分析

2008-07-24 15:10:37来源: EDN-CHINA 关键字:存储器  Gpbs  DRAM  接口设计  码间干扰  低通滤波器  频率偏移  信号幅度

  游戏机、数字电视(DTV)和个人电脑等流行的消费类电子产品的功能越来越多,性能也越来越高。这些产品数据处理能力的增强使它们的DRAM存储器接口功能与产品本身的功能紧密联系在一起,以支持更多功能和更高性能。数据速率达数Gbps的存储器接口架构可以帮助这些产品实现所需的功能和性能,但是存储器接口设计必须克服艰巨的挑战才能达到想要的产品性能和质量。

  更新一代的DDR3DRAM和XDR DRAM物理层接口(PHY)具有一些特殊的性能,完全可以克服数Gbps存储器接口架构带来的挑战。但是,DDR3 SDRAM和XDR DRAM各自不同的特性使得它们适合不同的应用场合。例如,在DTV应用中,XDR DRAM比DDR3 SDRAM更具有成本和某些设计优势,但DDR3 SDRAM非常适合要求存储容量高、单位比特成本最低的设计。就像前代产品DDR2 SDRAM那样,DDR3 SDRAM也是大批量普及型存储器,能以尽可能最低的单位比特成本提供系统设计工程师要求的最大容量。

  当然,如果以最低单位比特成本提供大容量并不是主要的设计指标,那么XDR DRAM可能是个更好的选择,特别是对DTV和HDTV等消费电子产品而言。这些特殊设计要求高带宽和小的存取粒度(access granularity),但不需要很大的容量。例如,典型的DTV设备要求带宽为6.4GBps,这个要求可以通过2个512Mx8b XDR DRAM器件(提供128MB容量和合适的16B存取粒度)或4个1Gx8b DDR3 SDRAM器件(提供512MB容量和32 B存取粒度)来实现。在这种系统中,XDR解决方案可以比DDR3更好地匹配系统的带宽、容量和存取粒度需求。XDR DRAM实际上在总体系统成本方面也更便宜,包括元件数量、电路板复杂度和设计时间等。

  苛刻的物理效应

  在开发数Gbps接口架构时,设计必须能够克服一些物理效应。这些物理效应会影响信号时序并减小电压余量,从而限制系统的性能。经验丰富的系统设计工程师对这些物理效应非常熟悉。在很多的新一代产品设计中,他们不断面临这些物理效应的挑战,最终都很好地解决了这些挑战。但对于数Gbps接口设计来说,这些问题愈加严重,并提出了更高的挑战性,因此它们迫切需要更新的解决方案。

  举例来说,数Gbps信号由于传输线的不连续会造成信号质量恶化。在典型的存储器通道中,这些不连续性表现在多个方面,从存储控制器芯片的连接到封装、从封装连接到电路板,以及电路板级传输线上信号的不完整性。

  存储器通道传输线中的众多阻抗不连续的地方会产生反射,高速I/O设计工程师将这些反射判断为某种形式的信号干扰,或称为码间干扰(ISI)。这时的通道似乎还有剩余的存储空间,因此前一个发送比特中的信息在发送结束时会反向影响下一个发送比特中的信息。将存储器通道当作传输线还面临其它挑战,比如50Ω终端电阻可以很好地匹配传输线阻抗,从而消除反射和由此导致的ISI,但是即使是最新的片上端接方法也不可能实现完美的阻抗匹配,因为传输线存在很多的不连续性。由于片上接收器存在寄生输入电容,所以不可能实现理想的片上阻抗匹配。在更高频率上,50Ω电阻将呈现非理想特性,这将进一步导致反射和ISI。

  阻抗不连续性和ISI效应在低于兆比特每秒的传输速率时并不是主要问题,但在数Gbps速率下,625ps数据眼图很常见。如果终端阻抗不匹配,或者通道中存在太多不连续性,或者寄生输入电容太高,设计工程师希望发送的625ps数据眼图在到达接收器时将变成300ps数据眼图。

  此外,电路板的电气连线还具有其它寄生电容,这会带来明显的信号衰减。例如,信号在发送端可能有500mV信号幅度,但用于传送该信号的电子系统就像一个低通滤波器。当信号传输速度提高时,到达接收器的总能量将比发送时的能量降低很多,这样最初的500mV可能变成200mV。

  在高性能SERDES应用中,常用来解决高频衰减问题的通道均衡技术可能不适合DRAM系统,因为这种系统的I/O电路必须针对延时、功率和成本进行优化。

  串扰是引起信号劣化的另一个主要原因,它与两个相邻信号走线间的容性、感性或电导性耦合有关。事实上,串扰是单端信号系统(如DDR3或更高速的GDDR3)中限制速度的主要原因。由于XDR DRAM使用差分信号(与高性能SERDES系统非常相似),因此与DDR3 DRAM相比,它们对串扰的免疫能力强几个数量级。

  因此,单端信号系统必须采取板级信号隔离技术来解决串扰问题。随着数据速率的提高,设计工程师必须增加电气通道的间距才能避免串扰效应。换句话说,设计工程师必须在发送器和接收器之间以及控制器和DRAM之间开发一个更昂贵的传输线系统,才能满足数Gbps数据速率的单端信号系统的要求。

  差分信令在存储器-控制器封装成本方面也具有成本优势。例如,带200个存储器I/O的存储-控制器ASIC封装采用金线绑定封装技术比倒装技术更便宜。这种成本优势在DTV等成本敏感消费设备中具有重要意义。但是,由于串扰和电源噪声问题,数Gbps的单端信号系统很难在绑定封装中以数Gbps的接口速率全速工作,通常它需要一个更昂贵的倒装封装存储控制器。此外,非常宽的单端信号总线容易产生电磁干扰(EMI),因此采用单端信号的消费类电子设备要想达到相同的EMI屏蔽等级,要比差分信号设备付出更高代价。

  除了考虑传输线不连续性引起的物理效应以及差分信号的优势外,存储器系统设计还要考虑其它数Gbps接口设计问题,包括走线长度匹配、偏移管理和高速时钟分配。

  走线长度匹配、偏移和高速时钟分配

  走线长度匹配在低速接口设计中可以轻易忽略掉,但对数Gbps接口来说,走线长度不能忽略。一个信号在典型主板上传输一英寸距离需要大约100ps。例如信号沿着典型的存储器通道传输的时间可能需要500ps。在数Gbps系统中,500ps与整个数据眼图的宽度一样大。

  当电气互连的信号传输时间与数据眼图宽度相当,且只有一个芯片到芯片信号时,不会出现其它新问题。但如果是总线信号,比如16、32或64条走线,并且所有信号都工作在数Gbps数据速率时,则是另外一回事。

  就高速时钟分配而言,存储器系统与采用先进的时钟/数据恢复(CDR)技术的SERDES或电信设计存在本质区别。在存储器系统中,传输通常可以被认为是“源同步”的。比如,存储控制器都有一个到DRAM的数据接口和到DRAM的时钟参考接口(通常是命令总线的一部分),因此DRAM的时钟信号与存储控制器用来同步其数据传输的时钟有直接关系。

  对于源同步传输方式,主要的时钟问题是相位而不是频率。不像SERDES或数据通信应用中通道两侧的时钟参考源都有频率偏移,存储器系统中的发送器和接收器共享唯一的频率参考源,仅有相位不同。这样的系统一般被称为meso-synchronous或者mesochronous。虽然它们共享一个频率参考,但发送器和接收器电路必须以某种方式补偿随机相位偏移。

  在XDR DRAM系统中,存储控制器中的FlexPhase电路可以解决走线长度匹配和均步时钟问题。当数据发送到DRAM时(写操作),该电路可以智能地预测偏移数据;在从DRAM接收数据时(读操作),该电路可以对数据进行去偏移。此外,还采用先进的校准技术来自动优化去偏移和预偏移值。

  在DDR3存储器系统中,数据接口使用选通组(DDR特有的信号组)处理走线长度匹配和时钟问题。数据选通或DQS被定义为时序参考信号,伴随数据从DRAM发送到控制器(读操作)或从控制器发送到DRAM(写操作)。

关键字:存储器  Gpbs  DRAM  接口设计  码间干扰  低通滤波器  频率偏移  信号幅度

编辑:孙树宾 引用地址:http://www.eeworld.com.cn/mndz/2008/0724/article_957.html
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