TI推出ADC与低抖动时钟合成器的整合EVM

2008-06-26 10:18:10来源: 电子工程世界

      2008年6月24日德州仪器 (TI) 宣布推出一款将 135 MSPS 的 16 位单通道模数转换器 (ADC) 与低抖动时钟合成器进行了整合的信号链解决方案,从而可为通信、国防以及测量测试等高精度应用领域提供很好的动态系统级性能。该数据转换器与时钟已集成在同一评估板(EVM)上,有助于快速评估上述复杂系统。(更多详情,敬请访问:http://focus.ti.com.cn/cn/docs/prod/folders/print/ads5483.html。)

      低噪声可显著增强高带宽应用性能

      ADS5483 ADC 拥有市场上同类竞争解决方案难以企及的最高信噪比 (SNR) 与无杂散动态范围 (SFDR),可通过第二尼奎斯特区 (Nyquist zone) 接收来自 DC 的输入频率。采样速率为 135 MSPS 的 ADC 在输入频率 (IF) 为 70 MHz 时可实现 78.6 dBFS 的 SNR 以及 95 dBc 的 SFDR,与业界同类 ADC 相比,SNR 高出 3.5 dB,SFDR 高出 8 dB。更高性能 ADS 5483 能够显著增强设计灵活性,进而使众多应用受益匪浅。例如,其不仅可针对测量测试系统提供更高的准确度,而且还能凭借更高带宽在包括空中接口等在内的无线通信领域提供更高的灵敏度,如 WCDMA、TD-SCDMA、WiMAX、LTE以及多载波 3 GSM 等。

      在高带宽应用中,ADS5483 通过集成全差动输入缓冲器(这也是 TI ADS54xx ADC 系列产品的通用特性)显著简化了模拟前端设计。该缓冲器采用 TI BiCom3 高速工艺技术开发而成,可在整个输入频率范围内提供恒定输入阻抗,并能避免 ADC 跟踪保持结构的反冲 (kickbac) 现象,以确保信号的持续线性 (consistent linearity)。此外,与同类ADC竞争产品不同的是,ADS5483 采用差分双倍数据速率 (DDR) LVDS 输出,可显著减少其在 FPGA 或 ASIC 器件上的 I/O 迹线数及引脚数。

      高度灵活的时钟系统可实现系统级性能

      超低抖动 CDCE72010 时钟同步器能够提供低于 50 飞秒 (fs) 的业界最佳附加抖动性能,可充分满足 ADS5483 等高速 ADC 的时钟抖动需求。例如,配套提供的 EVM 采用 CDCE72010 与晶体带通滤波器以 122.8 MSPS 的速率驱动 ADS5483,能够以 100 MHz 的输入频率实现极高的系统级 SNR (78.0 dBFS SNR) 与 SFDR (89.1 dBc)。

      新型时钟同步器可支持各种频率,能够充分满足无线基站或测量测试设备等各类系统的要求。在频率高达 1.5 GHz,输入频率介于 8 KHz~500 MHz 之间时,该同步器能够支持多达 10 个 LVPECL、10 个 LVDS 或 20 个 LVCMOS 可配置输出。此外,设计人员还能在同一时钟合成器中集成两组频率,并选择两个外接 VCO/VCXO。CDCE72010 的片上 EEPROM 存储默认设置使设计人员能够缩短系统启动时间,并消除采用外接组件的麻烦。

      工具与信号链解决方案可简化开发并实现快速评估

      ADS5483 与 CDCE72010 均在同一个 EVM 上提供,有助于快速评估复杂系统。为帮助设计人员灵活地规则频率,该 EVM 包含众多组件,如针对 VCXO 与晶振滤波器的开放式插槽以及针对外部源时钟输入的旁路功能。此外,TI 还可提供适用于其各种高速 LVDS 输出 ADC 系列的 TSW1200 数字采集工具。TSW1200 可以快速评估高达 16 位分辨率以及 500 MSPS 采样率的 ADC,从而不仅能够简化设计工艺,同时还可帮助设计人员加速相关系统的上市进程。

      为进一步简化设计并加速产品上市进程,TI 推出了可形成完整信号链的种类繁多的各种器件,其中包括下表所列产品。

应用

放大器

时钟

国防

测量测试

无线通信

C6000

关键字:DC-DC变换器

编辑:孙树宾 引用地址:http://www.eeworld.com.cn/mndz/2008/0626/article_903.html
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